Timing constraint. PLL, выравнивание задержек до логики. Опции

[Zlodeinik]

Добрый день товарищи.

Стоит задача получить с выходов PLL 4 тактовых сигнала. Каждый клок сдвинут относительно предыдущего на 45 градусов.
Необходимо тактировать несколько разных блоков. содержание блоков крайне простое(счетчики). Мне необходимо выровнять задержки каждого клока до логики.
Пишу для cyclone 4. quartus 15.


Подскажите проведет ли quartus выходы Pll через цепи тактирования, если нет то как правильно описать timing Constraint. как специфицировать задержки каждого клока до конкретных регистров?

[iosifk]

Добрый день товарищи.

Стоит задача получить с выходов PLL 4 тактовых сигнала. Каждый клок сдвинут относительно предыдущего на 45 градусов.

А вот эти 4 тактовых - это предельные частоты для данной ПЛИС?
Или же можно взять предельную частоту одну на все фазы, а разнести только сигналы "разрешения" для триггеров?