Timing constraint. PLL, выравнивание задержек до логики. Опции

[Zlodeinik]

Добрый день товарищи.

Стоит задача получить с выходов PLL 4 тактовых сигнала. Каждый клок сдвинут относительно предыдущего на 45 градусов.
Необходимо тактировать несколько разных блоков. содержание блоков крайне простое(счетчики). Мне необходимо выровнять задержки каждого клока до логики.
Пишу для cyclone 4. quartus 15.


Подскажите проведет ли quartus выходы Pll через цепи тактирования, если нет то как правильно описать timing Constraint. как специфицировать задержки каждого клока до конкретных регистров?

[iosifk]

Добрый день товарищи.

Стоит задача получить с выходов PLL 4 тактовых сигнала. Каждый клок сдвинут относительно предыдущего на 45 градусов.

А вот эти 4 тактовых - это предельные частоты для данной ПЛИС?
Или же можно взять предельную частоту одну на все фазы, а разнести только сигналы "разрешения" для триггеров?

[Zlodeinik]

А вот эти 4 тактовых - это предельные частоты для данной ПЛИС?
Или же можно взять предельную частоту одну на все фазы, а разнести только сигналы "разрешения" для триггеров?

4 тактовых сигнала одной частоты и эта частота близка к максимуму. 200-250 МГЦ. Начну с 200 , а там насколько разгонится.

Если вы знаете как разнести сигналы разрешения на 500пс будет круто ) изначально задачка выглядит как точный счетчик времени.
Хочу с помощью ПЛИС измерять промежутки времени порядка <=200 пс. Вот и решил с помощью PLL сделать себе 4 клока сдвинутые относительно друг друга.
И затактировать каждым отдельный счетчик по переднему и по заднему фронту. итого получается,что тактовая частота 250 МГц(4 нс) умножается(делиться) на 8 .

[Inanity]

Хочу с помощью ПЛИС измерять промежутки времени порядка <=200 пс.

Вы, наверное, используете метод TDC?
http://home.agh.edu.pl/~turcza/rf_prj/arXiv_1206.0679.pdf

Насколько я понимаю, там задержки настолько критичны, что триггеры вручную жёстко фиксируют:

...Xilinx provides two constraint commands to limit the skew and the delay of the input signal, but better performances can be obtained by manually placing the input flip-flops.

Сообщение отредактировал Inanity - May 22 2016, 15:56

[Zlodeinik]

Вы, наверное, используете метод TDC?
http://home.agh.edu.pl/~turcza/rf_prj/arXiv_1206.0679.pdf

Насколько я понимаю, там задержки настолько критичны, что триггеры вручную жёстко фиксируют:

Да, буду использовать подобный метод.
Действительно крайне критичны задержки. Я и обратился за советом с этим впоросом.
Как прописать констрейны чтобы выровнять время между всеми тактовыми сигналами от pll до логики

[Timmy]

Да, буду использовать подобный метод.
Действительно крайне критичны задержки. Я и обратился за советом с этим впоросом.
Как прописать констрейны чтобы выровнять время между всеми тактовыми сигналами от pll до логики

Вопрос странный, так как эти задержки изначально хорошо выровнены(до порядка 100пс) за счёт идентичной структуры клоковых деревьев. Вас должно бы волновать выравнивание сигнала от входного буфера до нескольких LAB, которое требует ручного размещения триггеров. И больше чем на 2 LAB-а, то есть 4 триггера, у меня, например, не получалось нормально выровнять.