Zynq простой проект Опции

[Kolia]

Добрый день.

Пытаюсь разобраться с zynq7020, набросал простую мигалку, все компилится, будет ли он работать если зашить в zynq?
И не сломается ли зашитая конфифугурация?

Код

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity led is
    Port ( clk_100 : in  STD_LOGIC;
           led_1 : out  STD_LOGIC);
end led;

architecture Behavioral of led is

    constant prescaler: STD_LOGIC_VECTOR(23 downto 0) := "101111101011110000100000"; -- 12,500,000 in binary
    signal prescaler_counter: STD_LOGIC_VECTOR(23 downto 0) := (others => '0');
    signal newClock : std_logic := '0';

begin

led_1 <= newClock;

countClock: process(clk_100, newClock)
begin
    if rising_edge(clk_100) then
        prescaler_counter <= prescaler_counter + 1;
        if(prescaler_counter > prescaler) then
            -- Iterate
            newClock <= not newClock;

            prescaler_counter <= (others => '0');
        end if;
    end if;
end process;


end Behavioral;

Смущает вот это

WARNING:PhysDesignRules:2500 - This design does not have a PS7 block.
Instantiate the PS7 block in order to ensure proper fabric tie-offs and
correct operation of the processing_system7.

[Kolia]

Всем спасибо, разобрался.
Добавил к проекту planAhead файлы из ISE ( vhd, ngc и ucf).

Если кому интересно вот базовый проект

[aman]

.. Если кому интересно вот базовый проект

добрый вечер!
мне интересно, но по ссылке уже ничего нет
Изучаю отладку с XC7Z020 на примерах https://habrahabr.ru/post/250511/.
Первый пример работает с аналогичным "нестрашным" варнингом, второй пример не пошел, скорее всего из-за не подключенного процессора как говорилось выше, разбираюсь.


P.S. 30.05.16
Немного проясню свою ситуацию, недавно попала в руки отладка ZYNQ-7000 SoC Video and Imaging Kit с просроченной лицензией на софт. Как позже выяснилось, в Vivado 2013.1 нет IP Integratora, интегратор появится в следующей версиях 2013.2 и выше, отсюда все прелести vivado сводятся на нет, а работа с отладкой на ISE 14.5, который к сожалению не видит отладку. В связи с нынешней мировой ситуацией, из-за эмбарго от Xilinx обновление лицензии, софта далеко не простое дело.

Возвращаясь к вышеуказанному второму примеру, добавлю, что светодиоды на моей плате привязаны к плис, а кнопки к процессору, похоже погорячился , первый пример то работает. При необходимости, выложу ошибки и сообщения.
Буду рад и благодарен любому совету, подсказке в каком направлении двигаться, а также любым наводкам на проекты, ресурсы для начинающих касательно ISE, PlanAhead.

Сложа руки не сижу, изучаю форумы и доки от xilinx (которых немало ). Два месяца назад впервые прикоснулся к теме плис, удалось сделать простейшие часики с 7-сегмент. индикаторами на отладке с MaxII от альтеры, правда в схематике, но к настоящему времени немного освоился с verilog.

с уважением, аман.

Сообщение отредактировал aman - Apr 30 2016, 10:50

[Kolia]

C PlanAhead лучше работать добавляя IP-ядра проектов в XPS (xilinx platform studio).

Проект исчез, т.к. сайт закрыт. На сайте фирмы где брал модуль есть проект http://www.axonim.by/ru/products/Processor..._AX-SoM-XC7Z020.
Но он вам не подойдет т.к. это базовый (нулевой) проект для модулей AX-SoM-XC7Z020.