Системная ошибка в проекте, при изменении прошивки отваливаются различные модули схемы Опции

[RLC]

Доброй пятницы форумчане.
Есть проект на NIOS II /f QSYS Quartus 12.1.
В проекте кроме NIOS еще on-chip RAM,куча pio, Avalon MM Slave Transfer. + pio c IRQ, JTAG-UART и SignalTap
Частота из PLL 108 Мгц. Отлаживаюсь на DE0-NANO Cyclone IV. Плис занята от половины и больше, в зависимости от наблюдаемых сигналов в SignalTap.
Проект развивается и я дописываю к процессору интерфейсы.
Во время очередного дописывания у меня перестал выходить на связь с JTAG-UART NIOS. При этом код на Си сократил до одной строчки: alt_printf("\n\nHello");
сам доделанный модуль никак не влияет на сам JTAG-UART, просто синхронизирует сигналы с выхода pio. После этого я убрал этот модуль и всё заработало, потом я добавил сигналы в SignalTap и опять тоже самое только с боку: лампочки на плате весело горят по ходу программы а вывода нет. В общем я так понял что то коренным образом я делаю нетак. Помогите разобраться, куда копать?

[Swup]

Выглядит, как проблема с времянками.

В вашем случае можно поступить очень просто. Создайте файл name_file.sdc

Код

derive_clock_uncertainty
create_clock -period 50MHz -name {input_clk} [get_ports {input_clk}]
derive_pll_clocks

input_clk - пин на который подключен кварц, 50MHZ соответственно его частота.
Подключаете файл к проекту в квартусе.

Это займет у вас 30 секунд и возможно решит проблему.
Дальше можно смотреть отчет time quest. Дополнять ограничения, переделывать систему, переписывать код...

[RLC]

Выглядит, как проблема с времянками.

Вы имеете ввиду что дело в описании модулей а не в синтезе процессора?

Заработало. В TimeQuest появились мои выходные частоты. Некоторые из них окрашены красным. В целом мне отчёт ни о чём не говорит, кроме того что явно красный это не хорошо.