Подать такты не на специализированную ногу, Проблема в разводке Опции

[Грендайзер]

Здравствуйте. Собираю проект для EP3C120F780 в который входит ядро, для управления микросхемой 88E1111 написанное другим человеком. На ядро поступает несколько тактовых сигналов с разных источников. Один из этих сигналов ENET_RX_CLK 125МГц идущий с PHY поступает на pll где сдвигается на 90 градусов. Проект рисовали с одной из отладочных плат, но на плате данный сигнал выведен на ножку плис B14 которая является DIFFCLK_4p. В моём же случае сигнал идёт на ножку R4 являющуюся обычной пользовательской лапой. При компиляции квартус утверждает, что не можт развести проек, т.к.:
Error (176554): Can't place PLL "Eth_sys:Eth_sys_inst|Et_88E1111_0:the_Et_88E1111_0|Et_88E1111_v2:et_88e1111
_0|NET_IP_core:NET_IP_core_inst|RGMII_MAC:RGMII_MAC_inst|rx_pll_phase_shifter:rx_
pll_phase_shifter_inst|altpll:altpll_component|rx_pll_phase_shifter_altpll:auto_g
enerated|pll1" -- I/O pin eth_rx_clk (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device".
Может ли кто подсказать решение данной проблемы? Заранее спасибо.

[AVR]

Может ли кто подсказать решение данной проблемы? Заранее спасибо.

У Вас есть плата (возможно отладочная покупная) на которой 88E1111 работает?
Признаться, у меня даже с правильно разведенной платой (заранее проверял в квартусе разводимость прежде чем схему делать) есть траблы с 88E1111, а если пытаться исправлять такую фатальную ошибку вроде клоков ПЛИС - то это однозначно переразводить.

Когда сделаете новую плату - будем вместе побеждать

[_Anatoliy]

а если пытаться исправлять такую фатальную ошибку вроде клоков ПЛИС - то это однозначно переразводить.

А Вы забыли что например, в шинах с DDR наоборот рекомендуется клок формировать как дополнительный разряд данных(обычными портами IO)? Это я к тому что в ответах присутствуют только намёки,что мол это не хорошо и нет ни одного конкретного ответа к каким последствиям это может привести.