Подать такты не на специализированную ногу, Проблема в разводке Опции

[Грендайзер]

Здравствуйте. Собираю проект для EP3C120F780 в который входит ядро, для управления микросхемой 88E1111 написанное другим человеком. На ядро поступает несколько тактовых сигналов с разных источников. Один из этих сигналов ENET_RX_CLK 125МГц идущий с PHY поступает на pll где сдвигается на 90 градусов. Проект рисовали с одной из отладочных плат, но на плате данный сигнал выведен на ножку плис B14 которая является DIFFCLK_4p. В моём же случае сигнал идёт на ножку R4 являющуюся обычной пользовательской лапой. При компиляции квартус утверждает, что не можт развести проек, т.к.:
Error (176554): Can't place PLL "Eth_sys:Eth_sys_inst|Et_88E1111_0:the_Et_88E1111_0|Et_88E1111_v2:et_88e1111
_0|NET_IP_core:NET_IP_core_inst|RGMII_MAC:RGMII_MAC_inst|rx_pll_phase_shifter:rx_
pll_phase_shifter_inst|altpll:altpll_component|rx_pll_phase_shifter_altpll:auto_g
enerated|pll1" -- I/O pin eth_rx_clk (port type INCLK of the PLL) is assigned to a location which is not connected to port type INCLK of any PLL on the device".
Может ли кто подсказать решение данной проблемы? Заранее спасибо.

[BSACPLD]

Попробуйте довернуть клок не с помощью PLL, а с помощью ALTCLKCTRL настроенной в качестве глобального буфера.
В этом случае при прохождении клока через глобальный буфер будет получаться задержка порядка 1,2 нс, что должно быть вполне достаточно. Также задержки можно крутить и в 88E1111. Посмотрите в datasheet описание 20 регистра.

[krux]

Попробуйте довернуть клок не с помощью PLL, а с помощью ALTCLKCTRL настроенной в качестве глобального буфера.
В этом случае при прохождении клока через глобальный буфер будет получаться задержка порядка 1,2 нс, что должно быть вполне достаточно. Также задержки можно крутить и в 88E1111. Посмотрите в datasheet описание 20 регистра.

если по совокупности, - то время, потраченное FPGA-инженером на обход косяка трассировки, будет стоит дороже, чем суммарная стоимость переразводки+изготовления платы.

[_Anatoliy]

если по совокупности, - то время, потраченное FPGA-инженером на обход косяка трассировки, будет стоит дороже, чем суммарная стоимость переразводки+изготовления платы.

Даже в моём случае (+1Кбакс)?

[krux]

Даже в моём случае (+1Кбакс)?

а вы думаете, что FPGA-инженеру обойти такой косяк выйдет быстрее 2х недель?