АЦП и ПЛИС, схема тактирования Опции

[kappafrom]

в платах, которые я видел, входящий опорный сигнал размножают и подают как на АЦП, так и на ПЛИС.
можно ли тактировать только АЦП, если на его цифровом выходе есть CLKO?
(а тактирование ПЛИС от независимого генератора, расположенного на плате)

[kappafrom]

более помехозащищенный lvds работает на вдвое большей скорости, как тут сказать, кто безопаснее

[Lmx2315]

более помехозащищенный lvds работает на вдвое большей скорости, как тут сказать, кто безопаснее

..спектр цифровых последовательностей - бесконечен,
по этому можно сказать что там где будут помехи от LVDS будут и помехи от КМОП не смотря на разницу в частоте,
зато разница в уровнях у них более 18 Дб.
Сколько - не скажу , но LVDS предпочтительней.

[kappafrom]

..спектр цифровых последовательностей - бесконечен,
по этому можно сказать что там где будут помехи от LVDS будут и помехи от КМОП не смотря на разницу в частоте,
зато разница в уровнях у них более 18 Дб.
Сколько - не скажу , но LVDS предпочтительней.

но CMOS можно отвязать от цифровой части схемы буфером, а LVDS тянутся в цифровой чип от АЦП напрямую. или есть какие-то ретрансляторы LVDS для уменьшения нагрузки на выходные драйверы АЦП?

Хорошая ли это идея зависит от того, насколько далеко находится тактовый генератор от АЦП, каким способом транслируется, одним проводом или дифференциалом, какая его амплитуда. Практически все даташиты при синусоидальном клоке рекомендуют максимальную амплитуду, но чем она выше, тем больше она просачивается на сигнальный вход, смещая начальную рабочую точку. Об этом, однако следует беспокоиться только при оцифровке очень большого динамического диапазона сигналов.

с синусоидой там все хорошо, раздачу на платы продумали хорошо, моя задача не понизить качество на плате

[vfo]

но CMOS можно отвязать от цифровой части схемы буфером, а LVDS тянутся в цифровой чип от АЦП напрямую. или есть какие-то ретрансляторы LVDS для уменьшения нагрузки на выходные драйверы АЦП?

Ну буферов любых, в том числе LVDS полно. О каком уменьшении нагрузки на LVDS идёт речь, если она должна быть всегда 100 Ом? Но при любых условиях излучение симметричной двухпроводной линии, коей является LVDS намного меньше, чем одиночного провода, это не говоря о том, что просто даже физически амплитуда сигнала LVDS на порядок меньше чем CMOS, даже если это 1.8В CMOS.

[kappafrom]

Ну буферов любых, в том числе LVDS полно. О каком уменьшении нагрузки на LVDS идёт речь, если она должна быть всегда 100 Ом? Но при любых условиях излучение симметричной двухпроводной линии, коей является LVDS намного меньше, чем одиночного провода, это не говоря о том, что просто даже физически амплитуда сигнала LVDS на порядок меньше чем CMOS, даже если это 1.8В CMOS.

ну чем длиннее длина цепи, тем больше ее паразитная емкость, тем больший бросок тока в момент перещелкивания состояния. просто для CMOS выходов АЦП рекомендуют ставить буфер (ретранлятор, и также экран-изолятор шумов в обратку из цифровой части по шине данных) и последовательные резисторы, чтобы сгладить фронты сигнала и уменьшить импульсные броски питания выходных каскадов ацп:

и я подумал не потребуется ли нечто похожее если я использую LVDS выходы АЦП (какое-нибудь промежуточное звено/ретранслятор/экран - или это лишнее?). а в литературе пишут в основном о прямом соединении выхода АЦП с цифровой схемой. Основные рекомендации: выдерживать импеданс, терминатор максимально близко к приемнику (благо в ПЛИС есть on-die-termination и внешний терминатор в общем-то не требуется), зазор между проводниками дифпары поменьше для тесной связи, и главное - минимизировать длину дифпары (менее 2 дюймов) - для минимизации возможности наводки на выходы АЦП любого шума от внешних схем, который может проникать на его входы.
прямое соединение так прямое, ок.

в общем у меня остался еще вопрос:
если логические сигналы стандарта LVDS центрированы относительно синфазного напряжения +1,2 В и имеют типичный размах 350 мВ, то можно ли LVDS с АЦП с напряжением питания +1V8 подавать на ПЛИС с напряжением питания +3V3?

может AC-couple нужно?

[vfo]

если логические сигналы стандарта LVDS центрированы относительно синфазного напряжения +1,2 В и имеют типичный размах 350 мВ, то можно ли LVDS с АЦП с напряжением питания +1V8 подавать на ПЛИС с напряжением питания +3V3?

Вообще обычно можно, надо внимательно посмотреть на схему входа ПЛИС, она обычно есть в даташите. Но в идеале надо запитать этот банк от того же питания, что и АЦП, чтобы точно не обжечься.

может AC-couple нужно?

Для клока это возможно, но для данных ни в коем случае. Иначе выгребите проблем с постоянной времени разделительных цепей. Ведь они должны пропускать неограниченное количество единиц или нулей подряд.

[kappafrom]

Вообще обычно можно, надо внимательно посмотреть на схему входа ПЛИС, она обычно есть в даташите. Но в идеале надо запитать этот банк от того же питания, что и АЦП, чтобы точно не обжечься.

В даташите - в соответствии со стандартом LVDS: 1v2/350mv, какие тут есть подводные камни при таком подключении?
в этих темах, говорят, что LVDS - это стандарт и можно сопрягать по нему устройства с разными питающими напряжениями:
AR# 18095
Vcco and Vccaux effects on LVDS input
Connection LVDS_25 output of Spartan-3E to LVDS_33 inputs of other devices
Как связать ПЛИС серии Virtex4 и Virtex2, используя канал LVDS?
и вот картинка:

вроде можно подключать 1V8 ADC out по LVDS к банку плис VCCAUX/VCCO под +3V3
только вроде как нельзя использовать внутренний DIFF_TERM, если напряжение питания приемника не совпадает с передатчиком.
пишут, что для работы LVDS в опредеоленном банке нужно свое VCCO и уж если он работает, то при сопряжении не должно быть проблем. так ли это?

Для клока это возможно, но для данных ни в коем случае. Иначе выгребите проблем с постоянной времени разделительных цепей. Ведь они должны пропускать неограниченное количество единиц или нулей подряд.

А как же данные по mgt/pci с AC-связью?!