STM32 SPI в HAL прыгает CS, Управление в STM32 сигналом CS аппаратно Опции

[Pasa]

Всем доброго времени суток.

1.
Недавно решил освоить STM32(STM32F051). Нужно управлять через SPI девайсом CC2500.
Девайс требует одного CS на несколько байт . В библиотеке HAL функции приема передачи после каждого байта снимают CS. Пришлось CS ставить на программное ручное управление.
Можно как-то заставить HAL не дергать CS для передачи паравоза из нескольких байт?

2.
И еще...такой вопрос неопытного....
В IAR прошиваю контроллер через Jetlink, запускаю отладку - программа крутиться.
А если отсоединить Jetlink и просто подать питание на контрлллер, то ничего не запускается....
Как прошить из IAR программу в контроллер чтобы она там сама крутилась после подачи питания без всяких внешних подключений?

[nanorobot]

Всем доброго времени суток.

1.
Недавно решил освоить STM32(STM32F051). Нужно управлять через SPI девайсом CC2500.
Девайс требует одного CS на несколько байт . В библиотеке HAL функции приема передачи после каждого байта снимают CS. Пришлось CS ставить на программное ручное управление.
Можно как-то заставить HAL не дергать CS для передачи паравоза из нескольких байт?

регистр SPIx_CR2 битик NSSP взведите

[1113]

регистр SPIx_CR2 битик NSSP взведите

разве всё с точностью не наоборот?

27.5.11 NSS pulse mode
This mode is activated by the NSSP bit in the SPIx_CR2 register and it takes effect only if the SPI interface is configured as Motorola SPI master (FRF=0) with capture on the first edge (SPIx_CR1 CPHA = 0, CPOL setting is ignored). When activated, an NSS pulse is generated between two consecutive data frame transfers when NSS stays at high level for the duration of one clock period at least. This mode allows the slave to latch data. NSSP pulse mode is designed for applications with a single master-slave pair.

Bit 3 NSSP: NSS pulse management
This bit is used in master mode only. it allow the SPI to generate an NSS pulse between two consecutive data when doing continuous transfers. In the case of a single data transfer, it forces the NSS pin high level after the transfer. It has no meaning if CPHA = ’1’, or FRF = ’1’.

0: No NSS pulse
1: NSS pulse generated

Note:
1. This bit must be written only when the SPI is disabled (SPE=0).
2. This bit is not used in I2S mode and SPI TI mode.

[nanorobot]

разве всё с точностью не наоборот?

нет не наоборот, проверено практикой. Возможно я не помню некоторых нюансов, но четко помню что для меня, в свое время, это было весьма приятным сюрпризом, и обусловило в дальнейшем выбор чипов с ткой фичей. Только что сделал checkout проекта, где использовал эту фичу: NSSP = 1 Помню что без него имел одну из двух:
1. NSS = 0 в течении всего времени пока SPI разрешен (SPE = 1) кажется SSOE = 1 при этом
2. NSS уходил в ноль перед началом передачи и возвращался в 1 после окончания передачи каждого байта.

короче говоря поиграться надо этой парой битов, вернее всего даже одним битом SSOE при установленном NSSP. желательно при этом отказаться от куба, кто его знает, что он там втемную делает.

вообще то Вы заронили в меня сомнения... память вещь ненадежная. Три года прошло с тех пор. Короче отзываю свою стопудовую уверенность, но пост не стираю


да похоже Вы правы, Это просто для импульсного режима, что б не все время в нуле. А для группы байт вначале вручную сбрасывал НСС а после окончания ДМА - прерывание, и в нем устнавливал снова вручную. Сорри.

Сообщение отредактировал nanorobot - Jul 16 2016, 12:41