Приветствую!
Цитата(ViKo @ Jul 25 2016, 19:00)
В FLEX10 были цепи Cascade, позволяющие объединять по И / ИЛИ сигналы после LUT. А в Cyclone III нет подобного.
Ну с это и надо начинать - с того чего нет
Древовидный mux прост в написании и минимален в latency но при большом количестве входов возникают проблемы с трассировкой. Цепочечный mux больше размером, имеет большой latency но просто трассируется особенно на большом кристалле. Универсального решения нет.
Я у себя оптимизирую регистры на чтение так - если возможно без потери функциональности то в FPGA регистры параметров/ управления WriteOnly + soft зеркало в CPU. Если программист капризничает и не хочет (а говорит что не может) возится с зеркалами а хочет читать текущее значение из FPGA то ставлю память для ReadBаck + регистр. То есть пишу и в память и в регистр а читаю только из памяти. Естественно это работает когда нет изменений состояния регистра из логики FPGA. Ну и комбинация этих способов с обычными регистрами. Гемор с переносом состояния регистров в память выгоден в очень редких случаях. Опят же все это для Xilinx где локальная память для LUT просто прелесть какая для такого использования.
Цитата(iosifk)
Вот кусок софт-процессора... Это как раз шина данных "внутри"...
Спасибо! теперь я буду знать как выглядит шина данных
Удачи! Rob.
Параллельная шина внутри ПЛИС, можно ли упростить?
Jul 25 2016, 08:59
И по SPI выбросить. А еще как...?
