Cyclone V два ядра в baremetal Опции

[alexPec]

Всем доброго дня. Пускал ли кто 2 ядра в baremetal, не в операционке? Если да, подтолкните в правильном направлении - литература там, может даже код загрузки второго ядра (если не жалко), ну и вообще любую информацию. Нужно запустить совершенно разные программы на разных ядрах.

[sonycman]

VBKesha
Спасибо за помощь!

Да, в файлах MPL есть настройка для загрузки образа для FPGA со скрытого или из FAT раздела.
Очень удобно, надо будет попробовать.
Почему такой опции нет в более навороченном прелоадере - не понятно...

Пока сижу читаю доки, до практики ещё не дошёл.

По поводу кэша данных не подскажете - для его правильной работы обязательно включать MMU?
К примеру, чтобы область регистров периферии и FPGA корок не кэшировалась?
По идее, область регистров должна быть некэшируемой по-умолчанию и без всякого MMU...

Ещё у меня непонятка с настройкой портов железного DDR SDRAM контроллера.
В его регистрах есть задание приоритетов и "весов" (weight) для распределения пропускной способности между различными мастерами.

Но как на практике понять, какой номер порта присвоен какому мастеру?
В QSys просто подсоединяются все корки к единственному мосту FPGA->HPS и поди разбери, какие номера портов там получились...

Есть ещё выделенные порты FPGA->SDRAM, но там тоже нет в свойствах никаких номеров портов или каких-то идентификаторов...

С ACP тоже самое - там в доках по нему должны быть назначены определённые ID, и как это сделать\задать в QSys - не ясно.
Наверное, ручками надо допиливать сгенерированные файлы...