Запуск программы NIOS в SDRAM Опции

[RLC]

Необходимо по включению питания модуля:
1) выполнить проверку SDRAM
2) запустится с SDRAM и работать. Программа должна лежать там же где и программа проверки SDRAM.
В качестве источника ПЗУ EPCS64
FPGA Cyclone III.
в EPCS ложится jic файл с содержимым друг за другом: sof, hex загрузчика, hex программы
в qsys есть sdram-controller(память и доступ к ней проверена и работает) epcs controller
NIOS reset на EPCS, extention на ONCHIP.
1) Запуск программы проверки по включению питания выполняется успешно. При этом поиск программы в EPCS всегда выводит адрес 0. и сама загрузка не происходит. Кто каким советом может помочь?
пользовался советами naliwator и http://juvf.narod.ru

Сообщение отредактировал RLC - Aug 4 2016, 15:28

[RLC]

Все манипуляции с частотами рекомендую выполнять через PLL, если это еще не сделано.

Частоты, понятное дело, через PLL. Дело в другом: я уже после своего последнего поста посмотрел проект на DE0-NANO Cyclone IV,где терасик представляет пример работы nios с epcs,sdram,i2c,etc. так вот процессор и sdram у них от 100 питается, а вот epcs от 50. И шина данный у Nios подключена к контроллерам через avalon-mm clock crossing bridge(наверняка вы знаете такой компонент qsys).Про это я и думал посом выше.
И всё равно не понятно ведь чтение из epcs максималкой в 40мгц возможно.

Не надо там низкую частоту подавать. Конроллер EPCS - это контроллер SPI + onchip-ram, сигналы на флешку генерируются с нужными таймингами.

получается я могу подавать свои 108 мгц на контроллер epcs, с контроллера epcs на соотвествующий вывод и с него будет идти уже не 108 а 40- ?

Я сейчас на 27 мгц с кварца записал всю систему nios+ контроллеры и программа altera из примеров не заработала всё равно, зато когда сам с помощью их API обратился к EPCS то данные из флешки считал( правда надо ещё перевернуть их что бы было как в .rbf). Попробую теперь вернуться к 108 и использовать свою же прогу чтения.

[BackEnd]

получается я могу подавать свои 108 мгц на контроллер epcs, с контроллера epcs на соотвествующий вывод и с него будет идти уже не 108 а 40- ?

Как уже сказал vadimuzz, тайминги там будут такие, которые нужны для EPCS.
Если очень интересно, то смотрите доки на сами EPCS-ы и на FPGA.

Page 14.
https://www.altera.com/content/dam/altera-w...3_ciii51016.pdf

"The DCLK generated by the Cyclone III device family controls the entire configuration cycle and provides timing for the serial interface. Cyclone III device family uses a 40-MHz internal oscillator to generate DCLK. There are some variations in the internal oscillator frequency because of the process, voltage, and temperature conditions in Cyclone III device family. The internal oscillator is designed to ensure that its maximum frequency is guaranteed to meet the EPCS device specifications"

Попробуйте начать с самого простого проекта, а потом постепенно его усложнять.

Сообщение отредактировал BackEnd - Aug 5 2016, 17:53