Принять LVDS от HMCAD1511 Опции

[ViKo]

АЦП HMCAD1511 от Hittite в одноканальном режиме может выдавать 1GSps. 8 битов данных будут передаваться по 8 LVDS линиям. Значит, битовый интервал Tlvds равен 1 ns. Реально ли захватить такие сигналы, и на какой ПЛИС? Смотрю, Циклоны, вроде, на такой подвиг не способны.

[Алга]

Есть еще связанная тема-трассировка линий данных и клока АЦП. Как она сделана на ППМ?
Рекомендуется- LVDS линии данных и клоков идущих к FPGA выравнять по длине.
Тогда FCLK и линии данных имеют одинаковые задержки и линия FCLK также служит
как эталонная при выравнивании границ кадра и для калибровок. В этом случае эти
операции можно делать и в рабочем режиме.
Если линии не выравнены, то АЦП надо переводить в тестовый режим (режим калибровки) для
генерации тестового паттерна. И по принимаемому FPGA паттерну для каждой линии данных делать подстройку.
Cyclone5 не сможет принять 1 GSPS данные от HMCAD1511 .
У Алтеры есть документация, обьясняющая принцип построения SERDES мегафункций ALTLVDS_RX AN202, AN236.
Здесь надо разобраться как битклок ставится в центр битовых данных и потом- операция битслип. Serdes принимает
данные в SDR или DDR режиме и тд.

[ViKo]

Есть еще связанная тема-трассировка линий данных и клока АЦП. Как она сделана на ППМ?
Рекомендуется- LVDS линии данных и клоков идущих к FPGA выравнять по длине.

ППМ - это печатная плата? Выровняю сам (всё сам...). Конечно.

SERDES в каком режиме принимает данные SDR или DDR?

Хороший вопрос. Задал в мегафункции ALTRVDS_RX битрейт 1000 МГц, коэффициент десериализации 8, частоту входную 125 МГц. Что там Квартус нашаманил, мне не ведомо.
С битслипом не разобрался. Откуда его взять?

[bogaev_roman]

Хороший вопрос. Задал в мегафункции ALTRVDS_RX битрейт 1000 МГц, коэффициент десериализации 8, частоту входную 125 МГц. Что там Квартус нашаманил, мне не ведомо.

А в чем проблема посмотреть? В том же timequest можно посмотреть путь от пина до конкретного регистра по задержкам с соответствующим названием (кстати, задержки можно и вручную забить на входе - iodelay, хотя не знаю - есть ли они на циклоне, на стратиксе3/4 были).

[ViKo]

А в чем проблема посмотреть? В том же timequest можно посмотреть путь от пина до конкретного регистра по задержкам с соответствующим названием.

В Pin Planner называется DIFFIO_RX
В Resource Property Editor в свойствах: DDIO Mode - none

[bogaev_roman]

В Pin Planner называется DIFFIO_RX
В Resource Property Editor в свойствах: DDIO Mode - none

Значит, скорее всего используется как обычный регистр. А Так проще всего было залезть в chipplaner, найти пин и от него линию до реального регистра со всеми внутренностями. А вообще SERDES на самом быстром циклон5 гарантированно работает на скорости 875 (j=8), что ниже заявленной Вами - https://www.altera.com/content/dam/altera-w...-v/cv_51002.pdf с49

[ViKo]

Значит, скорее всего используется как обычный регистр. А Так проще всего было залезть в chipplaner, найти пин и от него линию до реального регистра со всеми внутренностями.

Там в той ячейке много чего напихано. Добрался до IR_FIFO_USERDES. В нем все волшебство и происходит.

А вообще SERDES на самом быстром циклон5 гарантированно работает на скорости 875 (j=8), что ниже заявленной Вами.

Видел. Но пока эту ( ) затею не оставил. Поскольку серии Cyclone V, Arria V, Stratix V выпускаются по одному 28 нм техпроцессу. Можно надеяться...
И вариант - использовать J = 2, DDR, записывать биты, как удастся в память, а при чтении сортировать, как надо. Мне главное - захватить. 500 МГц по Циклону с градацией 7 могут бегать.

[Corner]

Видел. Но пока эту ( ) затею не оставил. Поскольку серии Cyclone V, Arria V, Stratix V выпускаются по одному 28 нм техпроцессу. Можно надеяться...

Литография одинаковая. А вот профиль легирования и материал немного разные могут быть. Не даром, транзисторы у Стратиксов явно быстрее по скорости переключения. Штучно, можно подгонять каждый. Массово, с одинаковой прошивкой, работать не будет. Для таких случаев нужно иметь запас, а не разгон.

[ViKo]

Литография одинаковая. А вот профиль легирования и материал немного разные могут быть. Не даром, транзисторы у Стратиксов явно быстрее по скорости переключения. Штучно, можно подгонять каждый. Массово, с одинаковой прошивкой, работать не будет. Для таких случаев нужно иметь запас, а не разгон.

Мне штучно и нужно. На данном этапе, буквально, один.
Но, как обычно, я перебираю несколько вариантов. Конкретно, поставить 2 недорогих 500 МВыб/с АЦП и тактировать их противофазно, поменяв полярность дифференциальных тактовых сигналов. И генератор легко находится, и ПЛИС можно проще взять.