реклама на сайте
подробности

 
 
> Проектные ограничения на проекте FPGA, Проектные ограничения
Alexander_92
сообщение Aug 12 2016, 04:14
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 27
Регистрация: 2-05-15
Пользователь №: 86 485



Здравствуйте, подскажите, пожалуйста, если тактовая частота процессора плавает при работе в определенном пределе, то это можно как-то описать в файле проектных ограничений или принять во внимание другим образом при разработке проекта на ПЛИС ? Спасибо.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Vascom
сообщение Aug 12 2016, 06:56
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 232
Регистрация: 2-08-07
Из: Москва
Пользователь №: 29 534



Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?
Go to the top of the page
 
+Quote Post
Alexander_92
сообщение Aug 12 2016, 14:48
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 27
Регистрация: 2-05-15
Пользователь №: 86 485



Цитата(Vascom @ Aug 12 2016, 09:56) *
Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?


Есть задача спроектировать контроллер нескольких независимых интерфейсов SPI, то есть 4хSPI. В тз указано, что тактовая частота может быть
в пределах 100-200 Мегагерц. То есть в реальности она, получается, действительно плавает и это нужно учитывать. Насчет независимых интерфейсов,
что если контроллер принимает от нескольких ведомых сразу, то этот прием может происходить на разных частотах SCLK. Опять же указывается,
SCLK может быть 5-20 Мегагерц.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 03:48
Рейтинг@Mail.ru


Страница сгенерированна за 0.02295 секунд с 7
ELECTRONIX ©2004-2016