Проектные ограничения на проекте FPGA, Проектные ограничения Опции

[Alexander_92]

Здравствуйте, подскажите, пожалуйста, если тактовая частота процессора плавает при работе в определенном пределе, то это можно как-то описать в файле проектных ограничений или принять во внимание другим образом при разработке проекта на ПЛИС ? Спасибо.

[Vascom]

Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?

[Alexander_92]

Речь о нестабильности частоты или возможности её изменения (как современные процессоры на пониженную частоту переходят)?

Есть задача спроектировать контроллер нескольких независимых интерфейсов SPI, то есть 4хSPI. В тз указано, что тактовая частота может быть
в пределах 100-200 Мегагерц. То есть в реальности она, получается, действительно плавает и это нужно учитывать. Насчет независимых интерфейсов,
что если контроллер принимает от нескольких ведомых сразу, то этот прием может происходить на разных частотах SCLK. Опять же указывается,
SCLK может быть 5-20 Мегагерц.