Есть три варианта получения нетлиста: 1. написать RTL (описание поведения) на VHDL/Verilog, а затем синтезировать в отдельном сапр - об этом писал zzzzzzzz. 2. второй по извратности вариант - сразу ввести схему в текстовом редакторе (формат - структурный верилог, он же - нетлист), как в посте yes. 3. самый хардкор - есть умельцы, которые используют ORCAD старых версий: рисуют схему в графическом редакторе печатных плат с использованием элементов библиотеки, а потом используют опцию - выписать нетлист. Во всех трех случаях необходимо сначала раздобыть библиотеку элементов, о чем и написал zzzzzzzz.
|