Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[UnDerKetzer]

Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Desktop.rar ( 3.35 мегабайт ) Кол-во скачиваний: 67

 

[EvilWrecker]

Нет такого, я один тут и швец и жнец.

Это плохо

Прикинул кроссталки для проводников в одном слое и в разных слоях в нескольких калькуляторах (кстати, оказывается, последняя версия Saturn умеет это).
Результаты таковы.

Результаты таковы что вы считаете edge coupled а не broadside coupled это раз, а во вторых повторюсь- у вас есть хайспиды пересекающие вырез в полигоне аж вдоль проводника

Протестую, это шантаж!

Да какой там - повторюсь, у вас каждый байтлейн разводится в одном слое, пи этом если разнести планки по иному и переделать свап, то можно 2 и байтлейна в одном слое развести. Я даже шутки ради попробовал развести один байтлейн- смотрите картинку.

Возможно, но в начале проекта две недели назад я слабо представлял сколько места потребуется. Сейчас первоочередная задача - минимизация рисков того, что проект не заведется.

Ну вкл/выкл точно осилит- однако важно понимать вот что: есть удивительные случаи когда на столе работает, а в поле нет, или того лучше- пробная партия пахала, а серийная сбоит. Повезло на старте так сказать

Ну, если пути обратного тока лежат в одном направлении для аналоговой и цифровой части, то в момент переключения быстрых драйверов цифровых линий происходит бросок тока, который вызывает флуктуации земляного уровня из-за маленькой, но не нулевой индуктивности проводника. А нестабильный уровень земли приведет к погрешностям в аналоговой части.

На это можно было бы опираться(возможно- все зависит от организации земли) если бы ваша аналоговая часть стояла справа от цинка- вот тогда да. И опять же, можно организовать землю так что и в таком случае резать ничего не надо. Что касается одинакового пути дли аналога и цифры то это очевидно не так- хотя бы потому что у них разная геометрия земли как таковая.

Эскизы прикрепленных изображений

 

[UnDerKetzer]

Это плохо

Вообще да, ничего хорошего, зато опыт прибывает быстро.

Результаты таковы что вы считаете edge coupled а не broadside coupled это раз, а во вторых повторюсь- у вас есть хайспиды пересекающие вырез в полигоне аж вдоль проводника

Да, вы правы насчет edge coupled и broadside coupled. Может знаете методику расчета? В любом случае по прикидкам при условии минимизации параллельных участков серьезного влияния быть не должно. Это, конечно, в большей мере гадания, но интуиция подсказывает так.
По поводу войдов: пересечения нет в дизайне. Есть одно место, где проводник идет вдоль края, это кстати тоже не смертельно, ведь обратный ток просто чуть сместится, но в целом останется под дорожкой. Однако, эти моменты я пофиксил.

Да какой там - повторюсь, у вас каждый байтлейн разводится в одном слое, пи этом если разнести планки по иному и переделать свап, то можно 2 и байтлейна в одном слое развести. Я даже шутки ради попробовал развести один байтлейн- смотрите картинку.

Я это понимаю, но перенос планок (и обвязки) и переразводка - это несколько дней работы. Не хочу упрямиться, но не вижу серьезной причины проделывать все это.

Ну, финальная версия.
В тех местах, где линии DDR3 выходят по двое из под Цинка, сделал neck-down'ы.
Параллельные участки на близких сигнальных слоях также минимизированы.
Два практических вопроса.
1) Сейчас зазор от земляного полигона на сигнальном слое до проводника (0.13мм) составляет 0.4мм. Допустимо ли сократить отступ?
2) Методика оценки межслойных кроссталков - есть ли такая? Знаком-ли кто-нибудь с ней?

upd:
Кстати, EvilWrecker, здесь вы обвели красным терминаторы (последняя картинка в аттаче). Поделитесь, что с ними не так?