Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[UnDerKetzer]

Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Desktop.rar ( 3.35 мегабайт ) Кол-во скачиваний: 67

 

[EvilWrecker]

Я разве где-то говорю, что они писаны дураками?

Не говорите а действуете таким образом, словно это так и есть.

Вы про полигон опорный? Так нет таких требований. Сказано: сигнальный проводник должен опираться на опорный слой. Все.

Тут вы сильно заблуждаетесь уважаемый Так сильно насколько это вообще возможно- здесь стоит идти гуглить pcb high speed design guide, посмотреть можете также у самого ксайлинкса. Чтобы потом по новой бред не писать.

Вот вы говорите, что кроссталки межслойные могут создать проблему.

Я это прямо и открыто утверждаю. А что поделать- Капитан Очевидность, как есть.

Сколько раз встречал расхождения в дизайне для референсных плат - не счесть.

Не говоря о том что не все референсы стоит повторять прокомментирую следующие ваши посты:

Посмотрите на дизайн ZedBoard

+

Берем плату OpenRex

Дело в том что люди которые делали эти платы в псб дизайне кое-что смыслят, и х**ню с важным видом на форуме не заявляют . Вы же, повторюсь, даже доки того же ксайлинкса изучить не сподобились.

А вне БГА у меня зазоров меньше 0.225 и нет.

Есть и много меньше 0.2, притом на разных слоях

Невозможно соблюсти их на 100%

Можно А в вашей плате и подавно.

а вы меня за этот компромисс отчитываете

То что вы называете компромиссом на самом деле характеризуется словом "грязь".

[UnDerKetzer]

...Чтобы потом по новой бред не писать...
...и х**ню с важным видом на форуме не заявляют ...

Полегче. Тот факт, что вы мне помогли и помогаете, не дает вам права грубить.

Вы уже несколько раз меня обвиняли в том, что несу бред, но предпочитали забывать о своих словах, когда я предоставлял выдержки из документации, как, например, в вопросе о пути обратного тока.
Или, например, о том, что нежелательно допускать пересечения путей обратных токов цифровой и аналоговой части.

Я привел вам выдержки из документации, которые косвенно допускают использовать те приемы, которые вы называете грязью.

upd: ну вот, еще одно подтверждение того, что я предпринимал верные шаги (Document Number: AN2536).

To reduce crosstalk in dual-stripline layouts, which have two signal layers next to each other, route all
traces perpendicular, increase the distance between the two signal layers, and minimize the distance
between the signal layer and adjacent plane.

Именно это я и делал в последних редакциях: уменьшал неортогональные участки и ЗНАЧИТЕЛЬНО увеличил дистанцию между соседними слоями.