Проблемы при прошивке ArriaV Soc FPGA по JTAG, FPGA с HPS компонентом не прошивается Опции

[Vengin]

Доброго времени суток.

Имеется удалённый доступ к Arria V SoC Development Board. Собираю в Quartus 14.0, пытаюсь прошить FPGA. В JTAG цепочке 3 устройства: SOCVHPS -> FPGA -> CPLD. За основу прокета взят GHRD (Golden Hardware Reference Design), добавлены свои IP в QSys (и в частности используются 2 FPGA Hard Memory Controllers). Когда прошиваю FPGA *.sof файлом из GHRD (Golden Hardware Reference Design) - всё корректно. Когда пытаюсь прошить FPGA *.sof файлом своего проекта - процесс останавливается на 96%, и JTAG цепочка ломается (необходмо ресетать плату). JTAG Debugger рапортует:

Код

!Error: The TDI connection to the first detected device 5ASTFD5(G3|K3|K3ES)/.. might be shorted to VCC or is an open circuit
!Error: The TCK and TMS connections to the device before the first detected device 5ASTFD5(G3|K3|K3ES)/.. might have a problem

Пытаясь найти причины проблемы, удалось обнаружить только то, что как только из QSys подсистемы выкидываю HPS компонент - проблема исчезает, и FPGA программируется успешно. Перепробовал уже кучу модификаций и проектных настроек, но с HPS программирование фэйлится. При этом проект GHRD, в котором HPS компонент имеется, программируется корректно.

Собственно вопрос: может есть у кого идеи, что не так? Сам я с HPS до этого не работал. Из мануалов вижу, что Boot Process там многоступенчатый, но вроде это больше относится к загрузке из Flash (а по JTAG можно как обычно FPGA залить и отлаживаться).


Сообщение отредактировал Vengin - Sep 10 2016, 09:22

[Vengin]

Продолжая копать в поисках причины проблемы, случайно обнаружил такой Warning в *.asm.rpt репорте Quartus Assembler-а (т.е. на этапе создания файла *.sof прошивки FPGA):

Код

Warning (11713): The configuration of the Hard Processor Subsystem (HPS) within this design has changed.
The Preloader software that initializes the HPS requires an update.
Using hps_isw_handoff/<name>/, run the Preloader Support Package Generator to update your Preloader software

В этой папке снегерены какие-то *.c, *.h, *.xml файлы и *.hiof.
Может ли это быть причиной проблемы? Пока ещё не совсем представляю как этот Preloader обновить (статически во Flash?), и нужно ли это будет делать каждый раз при изменении HPS компонента?

[sonycman]

Продолжая копать в поисках причины проблемы, случайно обнаружил такой Warning в *.asm.rpt репорте Quartus Assembler-а (т.е. на этапе создания файла *.sof прошивки FPGA):

Код

Warning (11713): The configuration of the Hard Processor Subsystem (HPS) within this design has changed.
The Preloader software that initializes the HPS requires an update.
Using hps_isw_handoff/<name>/, run the Preloader Support Package Generator to update your Preloader software

В этой папке снегерены какие-то *.c, *.h, *.xml файлы и *.hiof.
Может ли это быть причиной проблемы? Пока ещё не совсем представляю как этот Preloader обновить (статически во Flash?), и нужно ли это будет делать каждый раз при изменении HPS компонента?

Нет, это исходники для генерации загрузчика (прелоадера) (с помощью BSP-Editor, который входит в пакет SoC EDS).
Да, его нужно обновлять каждый раз, когда вносятся изменения в HPS компонент.
Но к ошибкам программирования по JTAG это не должно приводить.
Вы ведь не пытаетесь загрузить систему с помощью загрузчика пока что.

Если GHRD успешно прошивается, тогда возможно проблема в созданном вами компоненте HPS.
Попробуйте взять за основу GHRD, и на его базе создать свою систему.
Оставьте непосредственно HPS, удалите ненужные модули и добавьте свои.

[Vengin]

Если GHRD успешно прошивается, тогда возможно проблема в созданном вами компоненте HPS.
Попробуйте взять за основу GHRD, и на его базе создать свою систему.
Оставьте непосредственно HPS, удалите ненужные модули и добавьте свои.

Да в общем-то всё так и делал. Добавли QSys подсистему из GHRD в свой проект и в неё добалял разрабатываемые компоненты. А позже (когда пытался устранить проблему) максимально приблизил все известные параметры к GHRD (и в QSys подситсеме, и в настройках Квартуса *.qsf файле). Пока ещё не испробованный вариант (из-за нехватки времени) - начать полностью с GHRD проекта, и поэтапно туда добалять компоненты своего проекта. пытаясь обнаружить/решить проблему этим способом.

А вообще мне непонятно, разве можно так "настроить" HPS (или другие подсистемы), что FPGA даже не сможет прошиваться по JTAG? Я понимаю если после прошивки (в User Mode) уже всё не заведётся, но чтобы сам процесс прошивки сломался - это мне непонятно. Даже если какой-то reset/watchdog подвешивает HPS, разве это влияет на процез прошивки FPGA? Единственное что приходит в голову, это влияние HPS (он ведь даже присутствует отдельным элементом в JTAG цепочке), и как-то косвенно всё это взаимосвязано.

Сообщение отредактировал Vengin - Sep 12 2016, 06:21