microSD задержки при обмене, есть ли способы борьбы ? Опции

[MiklPolikov]

На microSD карту пишется поток данных. Поток непрерывный, буфера RAM нет, карта периодически останавливает обмен на доли секунды.
Интерфейс SDIO 48МГц , на карте FAT32 , библиотека для работы c FAT FATFS.

Вопрос:
Можно ли избавится от задержек в обмене ? Может быть, в современных картах появились какие-то хитрые настройки для этого ? Может быть, есть карты со встроенным буфером RAM ?

Заранее спасибо !

[makc]

FRAM по надежности (числу циклов перезаписи) != SRAM (NVSRAM), т.к. судя по документации того же Cypress оно ограничено числами порядка 10E14. Это, конечно, много, но это не бесконечность. Тем более если буфер будет расположен по фиксированному смещению в памяти, а не будет смещаться для выравнивания износа. Будьте внимательны.

К вопросу о надежности NAND есть неплохая статья лаборатории JPL NASA - Disturb Testing in Flash Memories.

Цитата из нее:

Read disturb can be reduced by minimizing excessive reads. The rule of thumb is no more than 1
million READ cycles (per block) for SLC, and a maximum of 100,000 READ cycles for MLC.
If possible, the data should be read equally from pages within the block. If it is necessary to
exceed the ”rule-of-thumb” cycle count, then the data should be moved to another block and the
original block should be erased. Each erase resets the read disturb cycle count.

[jcxz]

FRAM по надежности (числу циклов перезаписи) != SRAM (NVSRAM), т.к. судя по документации того же Cypress оно ограничено числами порядка 10E14. Это, конечно, много, но это не бесконечность. Тем более если буфер будет расположен по фиксированному смещению в памяти, а не будет смещаться для выравнивания износа. Будьте внимательны.

Произведём нехитрые вычисления:
Примем для худшего случая что скорость потока у нас - максимально возможная для этих чипов: SCLK==40МГц.
Тогда: 40000000/8/2 = 2500000 Б/сек - макс.скорость записи для случая ТС (деление на 2, так как одновременно будет идти запись и чтение).
Тогда (если для кольцевого буфера выбрали чип ёмкостью 512КБ) получаем макс.частоту перезаписи чипа: 2500000/(512*1024) = 4.77 Гц.
Тогда общее время наработки до износа: 10^14/4.77/3600/24/365 = 664775 лет
А если учесть что ТСу нужна скорость потока не 2.5МБ/сек, а 1МБ/сек, то вообще больше миллиона лет получается.
Да и то - я находил сообщения, что этот предел указанный в даташитах FRAM - теоретический, т.к. реально не удалось достигнуть отказа ячейки FRAM.
А у Everest для её MRAM вообще в даташите написано: кол-во циклов перезаписи - неограничено.

Что значит "если буфер будет расположен по фиксированному смещению в памяти"?
ТСу нужно буферизировать поток! В этом случае буфер конечно будет находиться по фиксированному смещению ==0 и занимать весь объём чипа.

Просто HSMCI 4бит - даёт реальный выигрышь перед SPI по задержкам и снижает требования к памяти.

Задержки связанные со стираниями/записью во флешь не зависят от интерфейса SPI или SDIO.
Время приостановки потока будет конечно зависеть от скорости передачи, но разница будет не принципиальна - ну получится вместо 500мсек задержки, например 450мсек - это проблему не решит.

[makc]

Что значит "если буфер будет расположен по фиксированному смещению в памяти"?
ТСу нужно буферизировать поток! В этом случае буфер конечно будет находиться по фиксированному смещению ==0 и занимать весь объём чипа.

Буфер может быть организован по-разному, в.ч. его можно организовать в виде эластичного FIFO, которое будет сглаживать задержки карты и в этом случае вовсе не обязательно все время писать все данные сначала в FRAM, а потом переписывать их оттуда на SD. В FRAM данные будут писать только когда карта не успевает принимать данные и возникает задержка. Это позволит избежать лишних накладных расходов, но при этом возможно протирание буферной памяти, если реализация эластичного FIFO не будет это учитывать.