Проблемы SDRAM, Согласование переферии и SDRAM CTRL Опции

[Serega Doc]

У меня два FIFO буффера связанные с SDRAM контроллером
Один передает информацию на контроллер (в память соответсвнно), а другой принимает прочитанные данные из памяти. Проблема в организации управления двумя FIFO буфферами. Потому что при чтении латентность есть а при записи нет. Может у когото была такая проблема

[Serega Doc]

Ниже структура реализуемого устройства. Проблема в правильном формировании управляющих сигналов для FIFO буферов. Вернее не в формировании а в оптимальной структуре при неопределенной длительности пакета (вкючен full page) но пакет может изменятся от операции к о перации.

Данные 8 бит.

Если кто разбтрался с корками для SDRAM или DDR скажите оптимизируется ли работа по тактам для пакетов (в конце пакета данных формируется упр. сигн. для следующего пакета) или каждая новая команда с памятью выполняется последовательно одна после другой.

А как называется книга

Что такое VHPI?

Спасибо!

Прикрепленные файлы

 Вопрос.pdf ( 16.18 килобайт ) Кол-во скачиваний: 339