реклама на сайте
подробности

 
 
> Проблемы при прошивке ArriaV Soc FPGA по JTAG, FPGA с HPS компонентом не прошивается
Vengin
сообщение Sep 10 2016, 07:15
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 82
Регистрация: 7-02-07
Из: Беларусь, г. Минск
Пользователь №: 25 149



Доброго времени суток.

Имеется удалённый доступ к Arria V SoC Development Board. Собираю в Quartus 14.0, пытаюсь прошить FPGA. В JTAG цепочке 3 устройства: SOCVHPS -> FPGA -> CPLD. За основу прокета взят GHRD (Golden Hardware Reference Design), добавлены свои IP в QSys (и в частности используются 2 FPGA Hard Memory Controllers). Когда прошиваю FPGA *.sof файлом из GHRD (Golden Hardware Reference Design) - всё корректно. Когда пытаюсь прошить FPGA *.sof файлом своего проекта - процесс останавливается на 96%, и JTAG цепочка ломается (необходмо ресетать плату). JTAG Debugger рапортует:
Код
!Error: The TDI connection to the first detected device 5ASTFD5(G3|K3|K3ES)/.. might be shorted to VCC or is an open circuit
!Error: The TCK and TMS connections to the device before the first detected device 5ASTFD5(G3|K3|K3ES)/.. might have a problem

Пытаясь найти причины проблемы, удалось обнаружить только то, что как только из QSys подсистемы выкидываю HPS компонент - проблема исчезает, и FPGA программируется успешно. Перепробовал уже кучу модификаций и проектных настроек, но с HPS программирование фэйлится. При этом проект GHRD, в котором HPS компонент имеется, программируется корректно.

Собственно вопрос: может есть у кого идеи, что не так? Сам я с HPS до этого не работал. Из мануалов вижу, что Boot Process там многоступенчатый, но вроде это больше относится к загрузке из Flash (а по JTAG можно как обычно FPGA залить и отлаживаться).


Сообщение отредактировал Vengin - Sep 10 2016, 09:22
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
R6L-025
сообщение Sep 19 2016, 19:24
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 76
Регистрация: 8-04-11
Из: Ростов-на-Дону
Пользователь №: 64 227



У меня схожая проблема была, тоже кастомная плата на ArriaV, процесс фейлился в самом конце. Пытаясь затолкать в FPGA прошивку в виде SVF файла пришли к мнению что в самом конце происходит верификация залитой прошивки, и если что-то во время загрузки пошло не так (аппаратно) то процесс фейлится. Конкретно у меня была проблема в грязном питании.
Go to the top of the page
 
+Quote Post
Vengin
сообщение Sep 21 2016, 06:03
Сообщение #3


Частый гость
**

Группа: Свой
Сообщений: 82
Регистрация: 7-02-07
Из: Беларусь, г. Минск
Пользователь №: 25 149



Цитата(R6L-025 @ Sep 19 2016, 22:24) *
У меня схожая проблема была, тоже кастомная плата на ArriaV, процесс фейлился в самом конце. Пытаясь затолкать в FPGA прошивку в виде SVF файла пришли к мнению что в самом конце происходит верификация залитой прошивки, и если что-то во время загрузки пошло не так (аппаратно) то процесс фейлится. Конкретно у меня была проблема в грязном питании.

Ну тут всё-таки не кастомная плата, а весьма недешёвая Arria V SoC Development Board. Хотелось бы верить, что там проблем уровня "грязного питания" быть не должно. Если не удастся победить "программным" путём, будем копать глубже (по мере возможностей удалённого доступа).
На данный момент плата временно недоступна, хардварный дебаг приостановлен, и идёт процесс дальнейшего девелопмента. Как будут какие-то подвижки - расскажу. Ну или если у кого есть ещё мысли/догадки/решения - милости прошу.
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- Vengin   Проблемы при прошивке ArriaV Soc FPGA по JTAG   Sep 10 2016, 07:15
- - Vengin   Продолжая копать в поисках причины проблемы, случа...   Sep 10 2016, 08:51
|- - sonycman   Цитата(Vengin @ Sep 10 2016, 12:51) Продо...   Sep 10 2016, 09:58
|- - Vengin   Цитата(sonycman @ Sep 10 2016, 12:58) Есл...   Sep 12 2016, 06:16
|- - sonycman   Цитата(Vengin @ Sep 12 2016, 10:16) А воо...   Sep 12 2016, 15:27
|- - Vengin   Цитата(sonycman @ Sep 12 2016, 18:27) Да,...   Sep 13 2016, 05:43
- - Wic   ЦитатаВ JTAG цепочке 3 устройства: SOCVHPS -> F...   Sep 13 2016, 05:50
|- - Vengin   Цитата(Wic @ Sep 13 2016, 08:50) FPGA вто...   Sep 13 2016, 09:23
|- - sonycman   Цитата(Vengin @ Sep 13 2016, 13:23) Гм. М...   Sep 13 2016, 13:37
|- - EugeneS   QUOTE (sonycman @ Sep 13 2016, 16:37) Нет...   Sep 14 2016, 10:31
|- - sonycman   Цитата(EugeneS @ Sep 14 2016, 14:31) Терз...   Sep 14 2016, 13:35
|- - Vengin   Цитата(EugeneS @ Sep 14 2016, 13:31) Терз...   Sep 15 2016, 09:42
- - Wic   Vengin, если скинете проект могу собрать в 16.0   Sep 16 2016, 04:30
- - Vengin   Upd. Дошли таки руки до этой проблемы. После доста...   Feb 11 2017, 06:13


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 06:10
Рейтинг@Mail.ru


Страница сгенерированна за 0.01392 секунд с 7
ELECTRONIX ©2004-2016