Входной буфер ПЛИС, подробности схемотехники Опции

[embddr]

Здравствуйте!

Как известно, большинство ПЛИС поддерживают различные стандарты ввода-вывода на своих пинах. При этом, стандарты часто сильно отличаются как по логическим уровням, так и по схемотехнике входных/выходных каскадов.

В связи с этим вопрос: действительно ли в ПЛИС реализованы все разновидности буферов в виде коммутируемых схемных ячеек, или всё делается на базе одного буфера с переключением какой либо обвязки?
Например, используется ли в ПЛИС "настоящий" входной буфер LVCMOS или это какой нибудь дифференциальный каскад, который используется как на LVCMOS, так и на SSTL, HSTL и пр?

[BackEnd]

Конкретизирую: интересует входные буферы Altera Arria V. В даташите, конечно, такой информации не дают, однако по значениям границ входного напряжения можно предположить, что входной каскад LVCMOS там настоящий. Но это только предположение.

1. Стр. 135 Arria V Device Handbook Volume 1: Device Interfaces and Integration, https://www.altera.com/en_US/pdfs/literatur...ia-v/av_5v2.pdf
2. Table 5-6: Supported I/O Standards in FPGA I/O for Arria V Devices
3. Например, 3.3 V LVTTL/3.3 V LVCMOS
4. Тогда Standard Support: JESD8-B
5. JEDEC SOLID STATE TECHNOLOGY ASSOCIATION
https://www.jedec.org/standards-documents/r...ue&sort=asc
http://www.designers-guide.org/Forum/Attac...s/JDEC_3_3V.pdf
http://www.jedec.org/sites/default/files/docs/jesd8c-01.pdf

Получить spice модель - это самый лучший вариант.

Кое-что здесь
https://www.altera.com/support/support-reso...est/hspice.html

[embddr]

Спасибо!

Кое-что здесь
https://www.altera.com/support/support-reso...est/hspice.html

Это интересно, но не совсем то, что нужно - эти модели не позволяют посмотреть, что на выходе входных буферов.