Моделирование памяти работает, но меня очень смущает тот факт, что модель памяти отрабатывает не так как должна: у памяти выставлен параметр CL= 2. Соответственно между командой чтения и появлением данных должно пройти как минимум 2 такта, вот картинка производителя памяти, всё просто и понятно:

Но вот моделирование показывает, что данные появляются сразу на следующем такте, что расходиться с картинкой производителя:

Посмотрел я немного код модели памяти, не нашел ничего, что говорит о том, что данные должны выдаваться через 2 такта. Но сильно не пинайте, Verilog я знаю плохо, мог и не увидеть.....
Вот я и думаю: то ли я лыжник плохой, то ли лыжи не едут.
Вот код модели любезно скачанный на сайте производителя памяти:
UPDДанные должны быть на 1/4 периода дальше, чем я накорябал.
Сообщение отредактировал Flip-fl0p - Sep 29 2016, 11:31
Прикрепленные файлы
sdr.v ( 48.78 килобайт )
Кол-во скачиваний: 26