Диф. пары в WG2005 Опции

[Torero]

В предыдущих версиях ExpeditionPCB трассировка дифференциальной пары проводилась след. образом: прокладывался один сигнал, а затем второй, который автоматически слипался на заданном расстоянии с первым. В 2005-ой версии, даже при попытке провести один проводник, все равно ведется сразу два проводника, что не всегда удобно, вернее почти всегда крайне неудобно. Кто знает, подскажите пожалуйста, как отключить сей чудесный бонус?

[elantra]

Отправил Вам проект по почте. По- возможности вычистил все лишнее. help и pdf доки читали. Сделали вроде в соответствии с ними.

[fill]

Посмотрел:
1. Известное ограничение - tune не может выдержать слишком маленькие значения, тем более когда это касается диф. пар с разветвлением (у вас 10th, а в основном рабочее, т.е нормально достижимое значение автомата порядка 50-100th). В вашем случае автомат выдает +/-16 на всей длине и в пределах +/-10 по разветвлениям. Если выравнивать только общую дину то автомат укладывается в ограничения. В вашем случае получается три взаимосвязанных ограничения: диф.пара, общая длина цепей диф. пар и длина ответвлений внутри диф. пар. Начиная выравнивать одну длину, автоматом задеваем другую и проблема в том что система работает не с отдельной цепью, а с диф. парой (так заложено в алгоритм), если бы не нужно было удерживать парность задача бы значительно упростилась.
2. Tune не работает нормально при включенной сетке, т.е сетки надо выключить
3. Есть проблемная связь диф. пары левая нижняя, она очень короткая по сравнению с другими диф. парами которые нужно выровнять. Замечено что система как бы строит прямоугольник, в котором диагональ это два пина в связи, внутри которого и рисует змейку, если прямоугольник маленький и внутри него нужная змейка не помещается, то выравнивания не происходит. Данная проблема отмечена как DR и будет решена.
4. Для достижения выравнивания рекомендуется убирать все ограничения по параметрам змейки
5. В редакторе стека вы устанавливаете значения импеданса диф. пары и система расчитывает соответсвующие значения ширины и зазора для проводки на одном данном слое, а вы реально диф. пары провели по 1, 3, 8 слою, при этом на 1 и 8 слое не выдержали условия диф. пары. Соответственно и в CES реальные значения показаны не 100 (кстати не понятно почему 100, а не 120 как в описании рекомендовано интелом), как хотелось бы, а более высокие. Увеличьте ширину трасс на 1 и 8 слое и увидите как уменьшится итоговый импеданс.
Стек слоев вы тоже имеете не такой как использовал интел при своих расчетах, вопрос - вы уверены что ограничения взятые у интела и которые вы пытаетесь выдержать являются правильными в вашем случае?
6. Почему то выравнивая клоки с точностью до 10th на плате, вы забываете о расхожденни в длинах внутри корпуса (например разница внутри пары между DDRI_CK_N2 и DDRI_CK2 составляет 73th, а между самой длинной и самой короткой цепью клока 364th)