Опять DDR3. прошу консультацию, за боян извиняюсь Опции

[yes]

случилось так, что мне нужно "верифицировать" разводку i.mx6-DDR3
причем времени нет, ну и сказать, что мне нужно время разбираться - не могу (осваивать hyperlynx или читать "черную магию" придется позже)

форум я почитал, много вопросов похожие, но квалификации у меня для понимания недостаточно

разводка выполнена по рекомендациям в i.MX 6 Series Layout Recommendations (IMX6DQ6SDLHDG.pdf) и в какой-то (достаточно слабой, по моему) мере копирует SABRE
то есть констрейны в виде: длина дорожек и одинаковое кол-во via

4 чипа ddr3 (LVDDR3-1066 - хотелось бы), два на одной стороне, два на другой

T-образные адрес/управление
байты выровнены внутри, но не между собой (то есть предполагается read/write leveling)

разводка в PADS, 12 слоев

-----------------------

что мне не нравится - диференциальные и синглэндные дорожки одинаковой толщины - то есть импеданс ~50 Ом на топе-ботоме, и ~40 Ом на внутренних.
уменьшать ширину дорожек (как бы) нельзя по тех. нормам

нарушено правило в прохождении группы сигналов в одном слое (вообще непонятно - как его исполнить при наличии микросхем на разных сторонах), то есть количество via в группе одинаковое, но есть ситуации, когда "плечи" в via разные - то есть, сигнал (тип подключения Т, на все ddr : адреса, например) идет, например, по 3-му слою, а потом уходит на топ (2 перехода) и ботом (9 переходов) к DDR чипам
нужно ли это учитывать при выравнивании длины?
PADS не учитывает via/переходы, как этому научить Hyperlynx(?) я не понял

можно это оставить?
если нет - как пересчитать "часть" via в длину дорожки?

---------------------

я предполагаю, что скорость распространения сигналов одинакова (не важно какая, например, 7пс на мм) поэтому собираюсь просто проверить длину проводников

какие-то внутренние задержки чипов i.mx|ddr хочу считать выровненными

расстановка компонентов, терминаторов и "общая" трассировка соответствуют SABRE

--------------------

что не так?
что еще можно/нужно сделать?
в условиях ограниченного времени (1-2 дня)? ну то есть отказ от производства платы очень не желателен и должен быть сильно аргументирован, а производство неработоспособной платы еще хуже

[EvilWrecker]

Удаляем их при генерации Герберов. Сидим на относительно старом менторовском Expedition'e. Другого способа удалить в текущей версии не знаю.

Имеется в виду не технологическая сторона процесса, а именно часть влияющая на разводку- вот к примеру видео, хоть и аллегро но очень наглядно показано о чем идет речь.

Всегда был уверен, что, если не прямой угол, то, для частот в гиг, особой разницы нет. Длина волны всяко несоизмеримо больше чем длина сегмента поворота..

Не совсем туда отсылаете- тут связь собственно с размерами трасс в вершинах(как например режут угол при 90гр проводниках в ВЧ) и то как такие участки выглядят в смысле теории длинных линий. Теорию пересказывать смысла не вижу, посмотрите гайды у Toradex того же- в вашем дизайне особых правок не нужно, достаточно привести сегменты к длине не менее 1.5х трассы.

Картинка очень помогает) Теперь я понял что за неки))) (никак не могу перестать улыбаться rolleyes.gif ^^! Думал, что опечатка...) Если выравнивать мелкими неками больно уж большая длина с порушенным импедансом. Частоты не слишком большие. Просто несколько напряжно уродовать большую длину трассы.

Дело не в выравнивании- справа скажем неки короткие(нормально), слева и снизу длинные(не сильно нормально), а если убрать неиспользуемые пады то скорее всего неки не потребуются нигде, возможно даже класс точности вырастет.

Что касается ваших цифр- в принципе понятно, единственное что как настроите сетап под симуляцию, в зависимости от результатов моделирования гляньте возможность создания вырезов под падами разъема с памятью- трассы сильно меньше падов, соответственно скачок импеданса заметный может быть.


ПС. А между тем сименс покупает ментор графикс

[MapPoo]

Edit > Modify > Padstack Processor

В очередной раз, спасибо)
А не подскажете как сделать разный зазор для переходника с и без пада?

Имеется в виду не технологическая сторона процесса, а именно часть влияющая на разводку- вот к примеру видео, хоть и аллегро но очень наглядно показано о чем идет речь.

Понятно про что вы) Удобно, да) Непривычен несколько вид платы без переходников... Удалять кп удаляем, но пр игенерации герберов... Как то, видимо, из старых времен требование пошло.., и передается из поколе...

Не совсем туда отсылаете- тут связь собственно с размерами трасс в вершинах(как например режут угол при 90гр проводниках в ВЧ) и то как такие участки выглядят в смысле теории длинных линий. Теорию пересказывать смысла не вижу, посмотрите гайды у Toradex того же- в вашем дизайне особых правок не нужно, достаточно привести сегменты к длине не менее 1.5х трассы.

Спасибо за Торадекс! Только один из их доков был в загашнике) Как то не лазил к ним на сайт)
Как ни странно, 0.2 сделал длину сегмента при повороте) Почти попал в 1.5W)))

Дело не в выравнивании- справа скажем неки короткие(нормально), слева и снизу длинные(не сильно нормально), а если убрать неиспользуемые пады то скорее всего неки не потребуются нигде, возможно даже класс точности вырастет.

Это то хорошо... А вот убедить старшее поколение, что приближать к переходнику при отсутсвии пада трассу не страшно и сверло не перебьет трассу... И ведь понимают, что зазор и прочее, но КП вселяет уверенность

Что касается ваших цифр- в принципе понятно, единственное что как настроите сетап под симуляцию, в зависимости от результатов моделирования гляньте возможность создания вырезов под падами разъема с памятью- трассы сильно меньше падов, соответственно скачок импеданса заметный может быть.

Попробуем)))

ПС. А между тем сименс покупает ментор графикс

Тоже с утра сидим и пытаемся понять чем это нам грозит в 17м году...