Устройство обнаружения пакетов данных заданного формата Опции

[yulia_plic]

Всем здравствуйте! Начинаю с самых азов проектирования на ПЛИС.
Задача такая: нужно разработать на языке VHDL и провести полный цикл моделирования IP-блока устройства обнаружение пакетов данных заданного формата в последовательном цифровом потоке для ПЛИС инструментального модуля Spartan 3E.
Начала я с разработки структурной и функциональной схем. Ниже привела результаты того, что получилось и хочу спросить авторитетного мнения.
Скажите пожалуйста, корректны ли составленные схемы или может что-то стоит добавить-изменить. Просьба с пониманием отнестись к возможным ошибкам.

[yulia_plic]

Снова здравствуйте. Уточнила насчет формата кадра. Это будет ATM-ячейка размером 52 байта. На рисунке она представлена.
Процесс считывания исходя из структуры ячейки будет следующий:

1)считывание 52 байт в память (регистровую например)

2)разбираем заголовок:
2.1 проверяем на совпадение с последовательностью IA
2.2 проверяем четность заголовка по HEC

3)разбираем данные:
3.1 проверяем данные по алгоритму CRC16
3.2 проверяем конец, чтобы там присутствовала последовательность PAD

Очень прошу помощи опять же по поводу структурной и функциональной схем. Что изменится и как они примерно будут выглядеть для ATM-ячеек. Как я понимаю для начала нужно добавить память?!




Сообщение отредактировал yulia_plic - Nov 14 2016, 15:11

[iosifk]

Очень прошу помощи опять же по поводу структурной и функциональной схем. Что изменится и как они примерно будут выглядеть для ATM-ячеек. Как я понимаю для начала нужно добавить память?!

У Вас есть скайп? Можем поговорить?
Мой адрес - в личной карточке участника форума...

[yulia_plic]

У Вас есть скайп? Можем поговорить?
Мой адрес - в личной карточке участника форума...

Здравствуйте. Есть да, но сейчас я нахожусь в командировке, на практике, где мне и поставили такую задачу, и, к сожалению, не имею возможности выйти на связь, но могу свободно общаться через личные сообщения. Если вам не трудно, пожалуйста, подскажите какие блоки стоит добавить или что изменить в моих схемах? В любом случае по приезду обязательно с удовольствием свяжусь с вами, потому что буду иметь дело еще со множеством задач в этой области и буду признательна в любой помощи.

Ув. yulia_plic
Не знаю точно, как от Вас требуется по условию задачи, но вообще так.

Здравствуйте. Спасибо огромное вам, даже с литературой помогли и с кодом, спасибо большое .
Скажите пожалуйста, что именно точно вам нужно сказать?
Мне нужно разработать на VHDL и провести полный цикл моделирования IP-блока в САПР Xilinx ISE устройства обнаружения пакетов данных заданного формата в последовательном цифровом потоке. Форматом пакета является ATM-ячейка вида, представленного на рисунке.

Подсчет контрольной суммы осуществляется на лету. Согласно стандарту необходимо иметь автомат конечных состояний с тремя состояниями:
HUNT, PRE-SYNC и SYNC.

После вхождения в синхронизм по синхрозаголовку (HEC 8) данные готовы к разбору и подсчету контрольной суммы CRC16 (тоже считаем на лету).
Не уверен, что PAD 16 вообще стоит учитывать при наличии контрольных сумм.

Подробнее смотрите в книге [link=http://caxapa.ru/thumbs/409009/Osnovy_kodirovaniya__M._VERNER_.pdf]М. Вернер «Основы кодирования»[/link], стр. 213.

Последовательность действий должна быть такого вида, который я писала в предыдущем сообщении, и по заданию PAD также нужно учитывать в самом конце (хотя я с вами согласна).

Еще плюс ко всему мне упростили задачу, определив поле HEC 8 как поле контроля четности. На самом деле ,по стандарту, HEC должен являться результатом деления по модулю 2, четырех байтов заголовка на полином x^8+x^2+x+1. Вот.
Еще раз хотела поблагодарить вас за такой подробный ответ, спасибо большое)