Настройки нормальные.
По моему проекту: у нас используется внешняя частота с тактового генератора. Она заводится на клоковый вход, чтобы была возможность нормально использовать Fraction PLL. Саму PLL настраиваем на необходимые нам частоты (у меня Datarate 625Mbit, один выход с PLL 312.5Mhz, другой 62.5Mhz). И оба используем для тактирования native-phy. В Native-phy выставлено необходимое количество каналов сразу. Всего у меня 3 трансивера.
По сигналам:
На вход ext_pll_clk - заводим частоту с внешней PLL.
На вход rx_cdr_refclk - заводим частоту тоже с внешней PLL.
Входная частота заведена в плату (REFCLK), но не используется.
Быстро создал проект с минимумом IP ядер (разных блоков, не подключал сигналы которые на расположение не влияют, контакты в Pin Planner не задавал), чтобы проверить точно ли он расположит всё (чип 5CSXFC6D6F31C7). Всё нормально располагает.
Верхний уровень проекта.

Настройка PLL. (Настройка FPLL_CTRL - по умолчанию что предлагается в IP ядре).

Настройка Native-Phy.

Результат в Chip Planner.
Сообщение отредактировал Don Eugenio - Nov 21 2016, 12:15