Кустарная ФАПЧ на ПЛИС Опции Подписка на тему Сообщить другу Версия для печати Скачать тему Подписка на этот форум Режимы отображения Древовидный Переключить на: Стандартный Переключить на: Линейный

[ScrewDriver]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц (морионовский малошумящий термостатированный опорник). И есть большое желание обойтись без внешнего ФАПЧа отдельной микросхемой, потому что по ряду причин подходит нам только 1288ПЛ1У, и применение ее для формирования монохромата на такой низкой частоте - это как-то из пушки по воробьям, как мне кажется.

Поэтому есть идея, реализовать цифровую часть ФАПЧ - счетчики-делители и ИЧФД - на той же ПЛИС (Virtex4), на которой и крутится вся обработка. И внешний кольцевой пассивный ФНЧ, и аналоговый ГУН на 107,76 с оквадрачивателем синуса на малошумящем компараторе.

Использование внутренних PLL данной ПЛИС ограничено двумя причинами - опору ей нужно минимум 32 МГц, а у нас по факту 10 - то есть надо городить отдельное устройство умножения опоры; кроме того, расчетный джиттер полученного таким образом тактового сигнала обработчиков не удовлетворяет.

Никто на практике не пробовал соорудить подобную систему? Насколько плохого или, надеюсь, хорошего джиттера можно ожидать от счетчиков и фазовых детекторов на четвертом виртексе? Всё-таки оно неспециализировано под такие "малошумящие" задачи. О чем косвенно говорит плохой джиттер встроенной PLL.

Если сообщество посчитает, что игра стоит свеч и можно пробовать делать прототип - со своей стороны обещаю озвучить результаты отработки.

Если кто-то делал и отказался от такого решения - прошу сообщить причины, чтобы нам не тратить зря время на заведомо непроходной вариант.

Сообщение отредактировал ScrewDriver - Nov 22 2016, 09:32

[Tpeck]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц (морионовский малошумящий термостатированный опорник).

Точно для ЦАП?

[ScrewDriver]

Точно для ЦАП?

И для АЦП тоже, а какая разница?

[Tpeck]

И для АЦП тоже, а какая разница?

Гигантская
Все зависит от того какую систему вы делаете. От избирательности по соседнему каналу, блокирующий помехи, рабочему отношению С/Ш, скорости передачи данных и еще много чего.
PS Ставьте отдельную микросхему.

[ScrewDriver]

Гигантская
Все зависит от того какую систему вы делаете. От избирательности по соседнему каналу, блокирующий помехи, рабочему отношению С/Ш, скорости передачи данных и еще много чего.

Это не мои задачи - моя задача обеспечить цифровикам такт, такой, который их устроит. Они там что-то посчитали, промоделировали, на картах раскинули - и говорят, что им нужно 1,5 пикосекунды джиттера, а встроенный PLL виртекса и близко к этой величине не колебался.

PS Ставьте отдельную микросхему.

Это очевидный правильный вариант, но хотелось бы попробовать скроить.

Только если нужно получить хорошие результаты, ФД всё равно внешний ставить надо, иначе грязное питание FPGA будет доминировать над всеми остальными факторами.

Тогда теряется красота решения, потому что всё равно появляется недешевый дополнительный внешний корпус. Но я понял вашу мысль, спасибо, надо будет обдумать.

[Tpeck]

Это не мои задачи - моя задача обеспечить цифровикам такт, такой, который их устроит. Они там что-то посчитали, промоделировали, на картах раскинули - и говорят, что им нужно 1,5 пикосекунды джиттера, а встроенный PLL виртекса и близко к этой величине не колебался.

Тогда о чем разговор?
Даже если бы встроенный PLL удовлетворял по джиттеру, крайне не желательно его использовать для тактирования АЦП.