Настройка трансиверов в Kintex7 Опции

[Maggot]

Добрый день. Возникли у меня затруднения, буду рад любым подсказкам.
Имеется некое устройство с кристаллом Xilinx Kintex7. В ПЛИС используется стандартное ядро ip core Ethernet 1000BASE-X PCS/PMA or SGMII в режиме моста GMII <-> SGMII. В состав этого ip core включена еще одна ip core для настройки трансиверов GTX. Проблема заключается в том, что когда в проекте используется одно такое ядро - все работает, проект собирается и т.д. Но мне нужно использовать 4 копии такого ядра для работы через четыре пары трансиверов, расположенных в одном кваде. И при генерации проекта с раскопированными возникает ошибка. Выглядит все так, будто каждый канал пытается синтезировать общую QUAD PLL для генерации рабочей частоты, что естественно не выходит, т.к. все каналы расположены в одном кваде.
И понятно, что для перенастройки генерации рабочей частоты с общего quad pll на раздельный channel pll нужно использовать то самое внутреннее сгенерированное ip core. И вот тут самое сложное. Для разработки используется ISE 14.7. При попытке запустить регенерацию ядра ISE выдает ошибку :
"ERROR: could not find existing IP in project SGMII_gtwizard.cgc. Core Generator regen command failed."
И соответственно перенастроить трансиверы не получается.

Буду благодарен за любую подсказку, куда копать -то :-)

[Maggot]

AndreiUS, спасибо.
Со своей проблемой я разобрался примерно по вашему сценарию. Предварительно выяснил, что попытка использовать TBI, как и LVDS - не самый удачный ход.
В итоге создал два ядра для SGMII bridge и в одном из них закомментировал относящуюся к GTXE_COMMON, Ну и сигналы тактирования соответственно пробросил с оставшегося варианта ядра. Сложность в основном заключалась в том, что ISE 14,7 не дает запускать внутреннее ip core настройки трансиверов, которое создается вместе с ядром SGMII-bridge. И в том случае, если потребуется для квада трансиверов задействовать не QUAD PLL, а использовать PLL поканальные, придется эти ядра модернизировать врукопашную куда значительней.
Но в моем случае задача решена, AndreiUS, RobFPGA спасибо за участие