Кустарная ФАПЧ на ПЛИС Опции

[ScrewDriver]

Появилась задача: сформировать тактовый сигнал для ЦАП и схемы цифровой обработки, с весьма некруглой частотой, ну например 107,76 МГц и, скажем так, хорошими шумами, из опоры 10 МГц (морионовский малошумящий термостатированный опорник). И есть большое желание обойтись без внешнего ФАПЧа отдельной микросхемой, потому что по ряду причин подходит нам только 1288ПЛ1У, и применение ее для формирования монохромата на такой низкой частоте - это как-то из пушки по воробьям, как мне кажется.

Поэтому есть идея, реализовать цифровую часть ФАПЧ - счетчики-делители и ИЧФД - на той же ПЛИС (Virtex4), на которой и крутится вся обработка. И внешний кольцевой пассивный ФНЧ, и аналоговый ГУН на 107,76 с оквадрачивателем синуса на малошумящем компараторе.

Использование внутренних PLL данной ПЛИС ограничено двумя причинами - опору ей нужно минимум 32 МГц, а у нас по факту 10 - то есть надо городить отдельное устройство умножения опоры; кроме того, расчетный джиттер полученного таким образом тактового сигнала обработчиков не удовлетворяет.

Никто на практике не пробовал соорудить подобную систему? Насколько плохого или, надеюсь, хорошего джиттера можно ожидать от счетчиков и фазовых детекторов на четвертом виртексе? Всё-таки оно неспециализировано под такие "малошумящие" задачи. О чем косвенно говорит плохой джиттер встроенной PLL.

Если сообщество посчитает, что игра стоит свеч и можно пробовать делать прототип - со своей стороны обещаю озвучить результаты отработки.

Если кто-то делал и отказался от такого решения - прошу сообщить причины, чтобы нам не тратить зря время на заведомо непроходной вариант.

Сообщение отредактировал ScrewDriver - Nov 22 2016, 09:32

[Corner]

Пробовал делать и ФАПЧ и ЧАПЧ для ГУН на ПЛИС. Результаты удручающие. Из-за слишком шумных триггеров, шумовая дорожка годится, максимум, для 8 бит ЦАП. АЦП можно даже не пытаться.
Более лучшие результаты получаются интегрированием фазовой ошибки и выдачи поправки на ЦАП в петле, вместо интегратора. ЦАП 10 бит или АЦП 8 бит работают вполне сносно. Для большего разрешения только внешняя МС синтезатора.
Для 14... 16 бит не всякий внешний синтезатор вообще подходит.
Джиттер 1,5 пс это еще нормальный. Вот когда хотят 100 фс или лучше, тогда приходится корячиться на рассыпухе.

Сообщение отредактировал Corner - Nov 23 2016, 05:56

[ScrewDriver]

Пробовал делать и ФАПЧ и ЧАПЧ для ГУН на ПЛИС. Результаты удручающие. Из-за слишком шумных триггеров, шумовая дорожка годится, максимум, для 8 бит ЦАП. АЦП можно даже не пытаться.

Ого, здорово, что есть люди, уже ходившие этой дорогой. А какую именно ПЛИС применяли и с какой частотой ИЧФД работал, расскажите, пожалуйста!

Более лучшие результаты получаются интегрированием фазовой ошибки и выдачи поправки на ЦАП в петле, вместо интегратора. ЦАП 10 бит или АЦП 8 бит работают вполне сносно.

То есть это та схема, которую рекомендуют ксайлинксы для DPLL: https://www.xilinx.com/support/documentatio...tes/xapp854.pdf?

Для большего разрешения только внешняя МС синтезатора.
Для 14... 16 бит не всякий внешний синтезатор вообще подходит.
Джиттер 1,5 пс это еще нормальный. Вот когда хотят 100 фс или лучше, тогда приходится корячиться на рассыпухе.

Нет, про фемты тут конечно даже речь не идет, хоть бы единицы пикосекунд получить. АЦП 14р, в обработку пойдут все 14, но потом где-то там у ней внутре по мере обработки разрядность усекается сначала до 12, потом до 8 и вообще на входе субдискретизация и еще очень много умных слов, которые я понимаю только по-отдельности.

Микросхема ФАПЧ не столь цифровая, сколь аналоговая.
Опять же, изоляция от других схем ПЛИС отсутствует...

У ФАПЧа все счетчики цифровые, это и хотелось бы использовать. По изоляции да, с ядром ничего не поделаешь, но выделенный для этого банк IO можно и нужно попробовать запитать с фильтрацией по аналогии с питанием PLL-блоков ПЛИС.