Диф. пары в WG2005 Опции

[Torero]

В предыдущих версиях ExpeditionPCB трассировка дифференциальной пары проводилась след. образом: прокладывался один сигнал, а затем второй, который автоматически слипался на заданном расстоянии с первым. В 2005-ой версии, даже при попытке провести один проводник, все равно ведется сразу два проводника, что не всегда удобно, вернее почти всегда крайне неудобно. Кто знает, подскажите пожалуйста, как отключить сей чудесный бонус?

[elantra]

Спасибо за обстоятельное объяснение.
1. К сожалению в требованиях Интела написано именно 10 th.
2. Учтем
3. Попробуем обойти
4.Если я правильно понял: разрешить все способы прокладывания и не ограничивать геометрию змейки
5. КРайние слои пока не до конца настроены. Меня пока в первую очередь интересует 3-ий слой(с ним экспериментирую). Правильно ли я понимаю: В CES отображается волновое сопротивление на разных участках через ";"? А 100 Ом у меня осталось от экспериментов. В layer stackup считаются одни значения а в CES применение этих параметров дает другие значения (кому верить). Сейчас нахожусь в процессе сравнения этих значений с посчитанными по формулам.
Насчет ограничений: интел в своей плате для разработчиков не выполнил эти ограничения и написал эррату, в которой рекомендует использовать аппаратную коррекцию ошибок(обязательно). Мне на эти грабли наступать не хочется, хотя аппаратная коррекция будет.
6. Это следующий этап. Я еще не разобрался как подключать IBIS модель от интела и микрона(Если не получиться разобраться - задам вопрос).

Сообщение отредактировал elantra - Aug 21 2006, 11:28

[fill]

Спасибо за обстоятельное объяснение.
1. К сожалению в требованиях Интела написано именно 10 th.
2. Учтем
3. Попробуем обойти
4.Если я правильно понял: разрешить все способы прокладывания и не ограничивать геометрию змейки
5. КРайние слои пока не до конца настроены. Меня пока в первую очередь интересует 3-ий слой(с ним экспериментирую). Правильно ли я понимаю: В CES отображается волновое сопротивление на разных участках через ";"? А 100 Ом у меня осталось от экспериментов. В layer stackup считаются одни значения а в CES применение этих параметров дает другие значения (кому верить). Сейчас нахожусь в процессе сравнения этих значений с посчитанными по формулам.
Насчет ограничений: интел в своей плате для разработчиков не выполнил эти ограничения и написал эррату, в которой рекомендует использовать аппаратную коррекцию ошибок(обязательно). Мне на эти грабли наступать не хочется, хотя аппаратная коррекция будет.
6. Это следующий этап. Я еще не разобрался как подключать IBIS модель от интела и микрона(Если не получиться разобраться - задам вопрос).

1. Скорее всего проще и быстрее подстроить остаток вручную (например зафиксировав основную часть трассы и удлинняя только незафиксированные концы).

5. В диалоге layer stackup вы вводите параметры послойно, т.е если вести трассу от начала до конца на выбранном слое 3 то итоговые параметры в CES будут совпадать. В вашем случае есть например отрезки соединений между резисторами на слое 8, и параметры не совпадают с рачетными для диф. пар (зазор больше), и соответсвенно импеданс данных отрезков диф. пар другой, значит надо менять ширину этих отрезков трасс, если зазор невозможно (тоже самое можете посмотреть-проверить и в диалоге layer stackup введя больший импеданс при сохранении ширины трассы, увидите ваш текущий зазор).
6. Подключать IBIS не обязательно, для учета длины внутри корпуса, достаточно войти на закладку Parts и в последней колонке (Pin Package Length) ввести данные длин из datasheet