выполнение таймингов, идеология расчетов ,xilinx, vivado Опции

[serg_k1]

здравствуйте,
использую vivado 2015.4, artix xc7a200tfbg676-2. Нужно получить выходные сигалы под частоту 400МГц , данные DDR c setup>0.1n и hold >0.3n. Столкнулся с невыполнением таймингов.
Начал разбираться как подсчитывается время прохождения сигналов.
Пусть будет hold.
Для данных считается максимально быстрое прохождение сигналов, для частоты максимально медленное. Но rise один и тот же.
Для данных - посчитали Source Clock Path - состоит из 5 составляющих. сюда прибавили Data Path - еще 3 составляющие.
Для частоты - считают Destination Clock Patch - пусть состоит из 7 составляющих.
При этом Source Clock Path и Destination Clock Patch первые 3 составляющие пути одни и те же. Но считаются для Source Clock Path по максимально быстрому , а для Destination Clock Patch по максимально медленному. Собственно именно здесь и получается большая часть ошибки тайминга. Но ведь это один и тот же фронт в одно и то же время. И не может быть разного прохождения именно этих 3-х участков.

[Flip-fl0p]

Раз уж подняли тему констейнов.... Не могли бы вы подсказать можно ли констнейны задавать кусками ?
Например у меня есть 3 модуля, которые я объединяю в модуле верхнего уровня. Могу ли я написать констрейны для каждого из модулей ? Или я должен писать только для верхнего уровня ?

[bogaev_roman]

Раз уж подняли тему констейнов.... Не могли бы вы подсказать можно ли констнейны задавать кусками ?
Например у меня есть 3 модуля, которые я объединяю в модуле верхнего уровня. Могу ли я написать констрейны для каждого из модулей ? Или я должен писать только для верхнего уровня ?

Вивадо и квартус поддерживают в ограничениях стандарт sdс. Ни с какими ограничениями в задании constraint в подмодулях я не сталкивался. Нужно только следить за иерархической структурой - если название поменяется или сама структура проекта, то их придется или переназначать или переписывать пути.

[Flip-fl0p]

Вивадо и квартус поддерживают в ограничениях стандарт sdс. Ни с какими ограничениями в задании constraint в подмодулях я не сталкивался. Нужно только следить за иерархической структурой - если название поменяется или сама структура проекта, то их придется или переназначать или переписывать пути.

Спасибо за ответ.
Возник очень глупый вопрос, но что-то я не смог разобраться... Допустим у меня есть один из подмодулей для которого я пишу констрейны. А как мне входные и выходные порты этих модулей обконстрейнить ?
Если порты "внешние" т.е идут на память, матрицу, ацп и пр. То надо описать задержки на этих портах как-то так:

Код

set_output_delay -clock [get_clocks {ХХХ}] -max 5.0 [get_ports {YYY[*]}]
set_output_delay -clock [get_clocks {ХХХ}] -min -5.0 [get_ports {YYY[*]}]

А что делать с "внутренними портами" которые объединяют модули ?
Читаю я сейчас TimeQuest для чайников, общую суть уловил, но понимания пока толком нет.

Сообщение отредактировал Flip-fl0p - Dec 5 2016, 17:51