Приветствую!
Цитата(Evgeny72 @ Dec 12 2016, 15:33)

Вот в чем вопрос. Есть 24 битный последовательный сигнал. Нужно ли его переводить в параллельный 24 битный для подачи на вход dual clock FIFO? (Разрядность вход - выход останется без изменений, 24 бита.) Или можно сделать FIFO с параметрами LPM_WIDTH - 1. На входа wrreg и rdreg подавать импульсы записи и чтения длиной 24 такта. Частоты wrclk и rdclk поданные на FIFO будут пока будут одинаковы, возможно rdclk будет в два раза выше.
(Использовать кучу DFF в качестве синхронизатора просьба не предлагать.

)
Да без проблем сделать 1 бит FIFO - будет у Вас на выходе такой же последовательный сигнал что и на входе.
Я бы добавил еще бит для передачи признака начала (или конца) пакета раз при записи на входе уже формируется окно приема но это уж Вам виднее.
Успехов! Rob.