DC_FIFO, прошу помощи Опции

[Evgeny72]

Вот в чем вопрос. Есть 24 битный последовательный сигнал. Нужно ли его переводить в параллельный 24 битный для подачи на вход dual clock FIFO? (Разрядность вход - выход останется без изменений, 24 бита.) Или можно сделать FIFO с параметрами LPM_WIDTH - 1. На входа wrreg и rdreg подавать импульсы записи и чтения длиной 24 такта. Частоты wrclk и rdclk поданные на FIFO будут пока будут одинаковы, возможно rdclk будет в два раза выше.

(Использовать кучу DFF в качестве синхронизатора просьба не предлагать. )

[RobFPGA]

Приветствую!

Вот в чем вопрос. Есть 24 битный последовательный сигнал. Нужно ли его переводить в параллельный 24 битный для подачи на вход dual clock FIFO? (Разрядность вход - выход останется без изменений, 24 бита.) Или можно сделать FIFO с параметрами LPM_WIDTH - 1. На входа wrreg и rdreg подавать импульсы записи и чтения длиной 24 такта. Частоты wrclk и rdclk поданные на FIFO будут пока будут одинаковы, возможно rdclk будет в два раза выше.

(Использовать кучу DFF в качестве синхронизатора просьба не предлагать. )

Да без проблем сделать 1 бит FIFO - будет у Вас на выходе такой же последовательный сигнал что и на входе.
Я бы добавил еще бит для передачи признака начала (или конца) пакета раз при записи на входе уже формируется окно приема но это уж Вам виднее.

Успехов! Rob.

[Evgeny72]

Приветствую!

Да без проблем сделать 1 бит FIFO - будет у Вас на выходе такой же последовательный сигнал что и на входе.
Я бы добавил еще бит для передачи признака начала (или конца) пакета раз при записи на входе уже формируется окно приема но это уж Вам виднее.

Успехов! Rob.

Спасибо, Rob! По всей видимости, этого бита мне и не хватает. Если сигналы записи/чтения клоков синхронны, все все ок. Все выходные биты на месте. Как только имитирую разные клоки (сдвигаю клок чтения относительно клока записи на некоторое значение ns), конец первого пакета из 24 бит вываливается в начале второго пакета из 24 бит и т.д. Тестировал в симуляторе и в железе. Про бит передачи признака начала (или конца) пакета можете поподробнее написать?

[RobFPGA]

Приветствую!

Спасибо, Rob! По всей видимости, этого бита мне и не хватает. Если сигналы записи/чтения клоков синхронны, все все ок. Все выходные биты на месте. Как только имитирую разные клоки (сдвигаю клок чтения относительно клока записи на некоторое значение ns), конец первого пакета из 24 бит вываливается в начале второго пакета из 24 бит и т.д. Тестировал в симуляторе и в железе. Про бит передачи признака начала (или конца) пакета можете поподробнее написать?

На то оно и FIFO - на выходе вы видете только ФАКТ прихода бита а пакетную синхронизацию никто за вас делать не будет.
А вот как ее делать и где ее проще соорудить сильно зависит от требуемой логики работы Вашего устройства

Допустим на входе приходит НЕПРЕРЫВНЫЙ пакет из ФИКСИРОВАННОГО числа бит - соответственно есть строб записи пакета - либо внешний сигнал либо как то получен из данных В простейшем случае в FIFO пишете бит данных на каждом такте когда стоб==1 и в первом бите пакета или в последнем 1 во второй бит. Соответственно при чтении из FIFO увидев во втором бите 1 точно можно знать где начался/окончился пакет (ну а дальше трудится счетчик бит).
Если пакет не фиксированной длинны то проще иметь доп 2 бита для старт/стоп отдельно.

Успехов! Rob.

[Evgeny72]

Если я Вас, RobFPGA и krux, правильно понял, то:
- создаю FIFO с параметрами LPM_WIDTH - 2 (2 битное),
- на вход записи wrreg подаю импульс длиной 24 такта,
- на стороне записи в FIFO формирую бит начала данных пакета,
- на вход DATA[0] (1 бит FIFO) подаю данные,
- на вход DATA[1] (2 бит FIFO) подаю бит начала данных пакета,
- с выхода q[0] получаю данные,
- с выхода q[1] считываю бит начала данных пакета который подаю на счетчик. Счётчик формирует импульс длиной 24 такта по приходу бита начала данных . Импульс с выхода счётчика подаю на вход чтения rdreg.
Данные всегда 24 бита.
Правильно?

[RobFPGA]

Приветствую!

Если я Вас, RobFPGA и krux, правильно понял, то:
...
начала данных . Импульс с выхода счётчика подаю на вход чтения rdreg.
Данные всегда 24 бита.
Правильно?

А вот тут не совсем правильно
В данной схеме - НЕ гарнируется что на выходе fifo пакет будет "одним куском" в 24 бита - скорее наоборот так как скорость чтения выше чем записи. Нужно ваш "счетчик" and fifo_read_data_valid
Если же требуется обеспечить вычитку именно целого пакета непрерывным куском то можно
a ) fifo cо счетчиком слов на чтение - как увидели что слов в fifo >=24 начинаем читать.
b ) 2 fifo :fifo А разрядностью 1 бит для данных, fifo B разрядностью 0 бит - наличие пакета для чтения
как только записали в fifo A 24 бита записываем одно слово в fifo B - соответственно увидев наличие слова для чтения в B можно начинать считывания 24 бит из A
c ) сгенерировать корку пакетного fifo
d ) ....
...

Возможно и проще. rolleyes.gif только пока смутно представляю работу сего.

А вот этом главная проблема - потому как не поняв в целом задачу нельзя найти оптимальное решение. А тут еще и куча советников "помогают"

Успехов! Rob.