DC_FIFO, прошу помощи Опции

[Evgeny72]

Вот в чем вопрос. Есть 24 битный последовательный сигнал. Нужно ли его переводить в параллельный 24 битный для подачи на вход dual clock FIFO? (Разрядность вход - выход останется без изменений, 24 бита.) Или можно сделать FIFO с параметрами LPM_WIDTH - 1. На входа wrreg и rdreg подавать импульсы записи и чтения длиной 24 такта. Частоты wrclk и rdclk поданные на FIFO будут пока будут одинаковы, возможно rdclk будет в два раза выше.

(Использовать кучу DFF в качестве синхронизатора просьба не предлагать. )

[Evgeny72]

Спасибо за советы! Посмотрев ещё раз документацию на FIFO, решил поиграться с длинами сигналов записи/чтения. В принципе, в симуляторе показывает верно. Таиминги прилагаю. Насколько корректно это сделано...
Это для 20 бит.



задача простая - привязка двух входных сигналов (DATA_FIFO и примерно такой же сигнал, как wrreg ) к другому клоковому домену. Домены асинхронны. Делал на триггерах, не понравилось. Хочу попробовать на ФИФО сделать.

Сообщение отредактировал Evgeny72 - Dec 13 2016, 10:17

[Flip-fl0p]

Раз уж создана тема про FIFO... Не могли бы вы подсказать, а как правильно рассчитать глубину FIFO буфера. Гугл по запрусу "расчёт глубины FIFO" ничего не выдал...