DC_FIFO, прошу помощи Опции

[Evgeny72]

Вот в чем вопрос. Есть 24 битный последовательный сигнал. Нужно ли его переводить в параллельный 24 битный для подачи на вход dual clock FIFO? (Разрядность вход - выход останется без изменений, 24 бита.) Или можно сделать FIFO с параметрами LPM_WIDTH - 1. На входа wrreg и rdreg подавать импульсы записи и чтения длиной 24 такта. Частоты wrclk и rdclk поданные на FIFO будут пока будут одинаковы, возможно rdclk будет в два раза выше.

(Использовать кучу DFF в качестве синхронизатора просьба не предлагать. )

[vikk]

По времянке куча вопросов:
- если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи?
и, на эту же тему
- почему читаем из пустого фифо, если rdreq = сигнал чтения?




осенило )))) может в фифо есть защита от чтения пустого фифо...
но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty...
если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности.
Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно

[Evgeny72]

По времянке куча вопросов:
- если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи?
и, на эту же тему
- почему читаем из пустого фифо, если rdreq = сигнал чтения?

осенило )))) может в фифо есть защита от чтения пустого фифо...
но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty...
если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности.
Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно

- частота чтения смещена. Сейчас точно не напишу на сколько, возможно на 1,5 - 2,5 ns.
"почему сигнал чтения длиннее сигнала записи?" сам хочу понять - почему? Судя по странице из документации, они должны быть одной "длины". При длине импульса чтения равным 20 - 24 такта, конец данных из первого пакета, выходит в начале второго пакета, конец второго вначале первого и т.д. Писал выше. Экспериментировал с длиной чтения/записи, получилось что надо, но, на мой взгляд, криво.


Сообщение отредактировал Evgeny72 - Dec 13 2016, 14:23

Прикрепленные файлы

 UG_FIFO.pdf ( 41.29 килобайт ) Кол-во скачиваний: 8