Jitter для Non-PLL Clock Buffer, Чем он определяется и какой он (численно). Опции

[Major]

Необходимо доставить тактовыйй сигнал 50МГц (тактирующий АЦП) до FPGA. Растояние около 5 см.
Генератор для АЦП Jaunch JO75. На АЦП он заводится в три точки (CLKA, CLKB, MUXSEL), и тащить его же не буферизованого еще и до матрицы желания нет.
Нужен буфер, хватит 1 в 1 (LVCMOS->LVCMOS). Так как этот сигнал будет заводится на вход PLL, то фазовый шум нежелателен. Вопрос: какой надо ставить буфер?
Задержка (skew) для Non-PLL обычно от 40 до 300 ps (в зависимости от выбраного буфера), и она не критична.
из общих соображений у Non-PLL есть преимущество, так как он не содержит обратных связей внутри себя. Jitter на выходе Non-PLL (для простоты на оторваном от нагрузки) должен определятся только шумом на питании, так как к нему привязаны входные логические уровни. И не должен превышать 0.1-1ps при нормальной организации процесса питания буфера.
Так ли это?

[Major]

Не сочтите за человека-параход (сам спросил и сам ответил).

Cyclone II:
"The LVDS and LVPECL input buffers on dedicated clock pins are powered by VCCINT." (глава 5 DC Characteristics & Timing Specifications).
Получается что для ввода дифференциального тактового сигнала (LVDS) не надо на матрицу заводить 2.5В.
Так что поставлю буфер с диф выходом, решено.