Jitter для Non-PLL Clock Buffer, Чем он определяется и какой он (численно). Опции

[Major]

Необходимо доставить тактовыйй сигнал 50МГц (тактирующий АЦП) до FPGA. Растояние около 5 см.
Генератор для АЦП Jaunch JO75. На АЦП он заводится в три точки (CLKA, CLKB, MUXSEL), и тащить его же не буферизованого еще и до матрицы желания нет.
Нужен буфер, хватит 1 в 1 (LVCMOS->LVCMOS). Так как этот сигнал будет заводится на вход PLL, то фазовый шум нежелателен. Вопрос: какой надо ставить буфер?
Задержка (skew) для Non-PLL обычно от 40 до 300 ps (в зависимости от выбраного буфера), и она не критична.
из общих соображений у Non-PLL есть преимущество, так как он не содержит обратных связей внутри себя. Jitter на выходе Non-PLL (для простоты на оторваном от нагрузки) должен определятся только шумом на питании, так как к нему привязаны входные логические уровни. И не должен превышать 0.1-1ps при нормальной организации процесса питания буфера.
Так ли это?

[Major]

1. Про десятки-сотни пс я знаю. Матрица - Cyclone2.
2. Думаю что для полностью ненагруженого выхода 1пс не проблема. Про дифф. стандарты тоже все понятно, но чтобы сделать вход как LVDS в циклоне,надо на банк подать 2.5 вольта. А мне они там совсем не нужны.
3. Ставить AD9510 уж слишком накладно. Нужно один сигнал на 5см по плате. Мне кажется что Non-PLL для этой цели подойдет.
Вопрос в том сколько этот фазовый шум может быть в принципе именно для такого типа буферов, чтобы знать на будущее.

Сходу нагуглить я не смог этого. НО точно помню что читал в одном из документов от AD про jitter различных буферов из логических семейств (типа НС74), применительно к буферированию клока АЦП.
Вот найти этот документ теперь не могу.

[Krys]

Вот ещё темы почитать на досуге по этому вопросу:
http://electronix.ru/forum/index.php?showtopic=12904&st=
http://electronix.ru/forum/index.php?showtopic=14069&st=
http://electronix.ru/forum/index.php?showtopic=13901

1. Про десятки-сотни пс я знаю. Матрица - Cyclone2.

Поддерживаю Electrovoicer в его сообщении Вчера, 18:09. Нашими инженерами было на своём горьком практическом опыте установлено, что в ПЛИС надеяться получить хорошие характеристики ПЛЛ бесполезно... Так что не мучайтесь, ставьте, что удобно, да и всё.
Насчёт документа, который Вы искали, то аналогичные данные имеются в здоровенной книге от AD "Analog-Digital Conversion", на странице 6.86.

Cyclone II:
"The LVDS and LVPECL input buffers on dedicated clock pins are powered by VCCINT." (глава 5 DC Characteristics & Timing Specifications).

Получается что для ввода дифференциального тактового сигнала (LVDS) не надо на матрицу заводить 2.5В.

Учтите, что здесь написано "входы ЛВДС и ПЕКЛ на выделенных тактовых выводах". Т.е. Вам надо именно к этим выделенным тактовым выводам подключить свои сигналы. Может, в Циклоне, ЛВДС и ПЕКЛ только к таким выводам и цепляются, я не в курсе. Но вот в Стратиксе цеплять можно как к выделенным, так и к "простым смертным".