реклама на сайте
подробности

 
 
> Jitter для Non-PLL Clock Buffer, Чем он определяется и какой он (численно).
Major
сообщение Aug 22 2006, 05:01
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 618
Регистрация: 7-12-04
Из: Новосибирск
Пользователь №: 1 375



Необходимо доставить тактовыйй сигнал 50МГц (тактирующий АЦП) до FPGA. Растояние около 5 см.
Генератор для АЦП Jaunch JO75. На АЦП он заводится в три точки (CLKA, CLKB, MUXSEL), и тащить его же не буферизованого еще и до матрицы желания нет.
Нужен буфер, хватит 1 в 1 (LVCMOS->LVCMOS). Так как этот сигнал будет заводится на вход PLL, то фазовый шум нежелателен. Вопрос: какой надо ставить буфер?
Задержка (skew) для Non-PLL обычно от 40 до 300 ps (в зависимости от выбраного буфера), и она не критична.
из общих соображений у Non-PLL есть преимущество, так как он не содержит обратных связей внутри себя. Jitter на выходе Non-PLL (для простоты на оторваном от нагрузки) должен определятся только шумом на питании, так как к нему привязаны входные логические уровни. И не должен превышать 0.1-1ps при нормальной организации процесса питания буфера.
Так ли это?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Major
сообщение Aug 23 2006, 04:06
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 618
Регистрация: 7-12-04
Из: Новосибирск
Пользователь №: 1 375



Цитата
Вот ещё темы почитать на досуге по этому вопросу:

Спасибо за линки, получается что создал дубль. В следующий раз буду внимательнее искать.

Цитата
Учтите, что здесь написано "входы ЛВДС и ПЕКЛ на выделенных тактовых выводах". Т.е. Вам надо именно к этим выделенным тактовым выводам подключить свои сигналы.


Мне на вход PLL и надо завести, чтобы раскрутить данные с АЦП (шина мультиплексированая, данные по обоим фронтам клока ЦАП AD9238).
Go to the top of the page
 
+Quote Post
Krys
сообщение Aug 23 2006, 06:04
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 2 002
Регистрация: 17-01-06
Из: Томск, Россия
Пользователь №: 13 271



Цитата(Major @ Aug 23 2006, 11:06) *
Мне на вход PLL и надо завести, чтобы раскрутить данные с АЦП (шина мультиплексированая, данные по обоим фронтам клока ЦАП AD9238).
Это я понимаю, что надо на вход ПЛЛ. ДРугое дело, что ПЛЛ может иметь опорную частоту от простой ножки, а может от "выделенной". Дак вот, чтобы у Вас всё питалось от 3,3 В, необходимо подключить опорную частоту не к любой ножке, а к конкретной, выделенной, которая так и называется: "dedicated clock pin", читайте внимательно хэндбук на вашу ПЛИС, да не ошибитесь, какие именно ноги являются дедикейтами. И настоятельно рекомендую откомпилить тестовый проект с назначенными ногами и почитать, какой банк компилятор предложил запитыватаь от какого напряжения. Я так и делал. Мало ли что, мож, я наглюкал, и так нельзя делать - компилятор подскажет.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th June 2025 - 23:54
Рейтинг@Mail.ru


Страница сгенерированна за 0.01412 секунд с 7
ELECTRONIX ©2004-2016