реклама на сайте
подробности

 
 
> PCI-E интерфейс в Qsys на Cy IV GX, туториал по настройке
AVR
сообщение Nov 28 2016, 18:46
Сообщение #1


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 353
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Здравствуйте!
Есть платка Cyclone IV GX Starter, стандартный поставочный пример-демка видится в системе как PCI-E устройство. Теперь хочется создать уже свое устройство, которое было бы совместимо с ранее написанным (своим) драйвером для ПЛИС другого производителя. Однако у Altera PCI-E ядро оказалось существенно сложнее в подключении и настройке, и судя по всему предназначено для работы именно через Qsys а не как отдельный интерфейс.

Существуют ли хорошие туториалы где бы по шагам была бы объяснена настройка и подключение к Nios? Я не могу найти ничего, только какие-то презентации и слайды, хотя вот для TSE например были подробные туториалы.


--------------------
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
novartis
сообщение Dec 19 2016, 06:50
Сообщение #2


Местный
***

Группа: Свой
Сообщений: 375
Регистрация: 9-10-09
Из: Свердловский регион
Пользователь №: 52 845



Вот мой файл прослойка для стратикса 4.

Прикрепленный файл  most_pcie_x8.vhd ( 24.5 килобайт ) Кол-во скачиваний: 85


Компонент altpcierd_reconfig_clk_pll - альтеровский, прописан в .qip файле
set_global_assignment -name MISC_FILE [file join $::quartus(qip_path) ip_compiler_for_pci_express-library/altpcierd_reconfig_clk_pll.v ]

Компонент pcie_rs_hip должен быть в сгенеренной папке pcie_x8_examples\chaining_dma


Go to the top of the page
 
+Quote Post
AVR
сообщение Dec 23 2016, 20:12
Сообщение #3


фанат Linux'а
*****

Группа: Свой
Сообщений: 1 353
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008



Цитата(novartis @ Dec 19 2016, 09:50) *
Вот мой файл прослойка для стратикса 4.

Спасибо! Это помогло. Теперь это похоже на адекватный интерфейс PCI-E ядра, с которым можно работать. Вся задача решилась без QSys, ядро видится в компьютере.
Правда пока работает если загрузить комп, прошить ПЛИС и сделать ребут - только тогда видится. А если так не делать - загрузка ОС виснет. Ну думаю разберусь, что-то с резетами.

Вот мой вариант подключения на Verilog:Прикрепленный файл  test_altera__20161223.v ( 1.94 килобайт ) Кол-во скачиваний: 207

Тут r_npor это регистр который изначально ноль, а когда пойдут клоки он чуть подержит и затем снимет сигнал сброса npor. Может это ужасное решение, но пока так sm.gif

core_clk_out - это то, от чего мы должны тактить свою пользовательскую логику? И на прием и на передачу? Или только для приема. Это единственный тактовый выход из корки, и так написано в даташите, вроде верно.


--------------------
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 25th July 2025 - 22:44
Рейтинг@Mail.ru


Страница сгенерированна за 0.01385 секунд с 7
ELECTRONIX ©2004-2016