Здравствуйте!
Я всегда использовал PLL только для того чтобы изменить частоту внутри ПЛИС и это всегда было просто и легко. Теперь завяз в более сложной конфигурации. Требуется входную частоту 24 МГц превратить в 48 МГц и подать на три нагрузки:
1) внутренняя логика
2) выход однополярный клок ЦАП
3) выход дифференциальный клок АЦП
Перед созданием темы произвел поиск по форуму, но решая одну проблему возникает прежняя.
Сейчас схема такая:
Код
[Вход 24 МГц] -> [PLL из 24 в 48 МГц] -> [BUFG] -> (*) -> [такты внутриПЛИСной логики]
(*) -> [OBUF тактовый выход ЦАП]
(*) -> [OBUFDS дифф выход тактов АЦП]
Схема не разводится ни при наличии BUFG после PLL ни при его отсутствии, ни если убрать OBUF для тактов ЦАП а задействовать просто assign.
Что не правильно в этой схеме и как правильно делать?
Презентацию spartan-6-clocking-resources.pptx от Xilinx смотрел, просветления не произошло.
Тактовая частота через PLL, три нагрузки, Spartan6
Dec 18 2016, 15:50
