Тактовая частота через PLL, три нагрузки, Spartan6 Опции

[AVR]

Здравствуйте!
Я всегда использовал PLL только для того чтобы изменить частоту внутри ПЛИС и это всегда было просто и легко. Теперь завяз в более сложной конфигурации. Требуется входную частоту 24 МГц превратить в 48 МГц и подать на три нагрузки:
1) внутренняя логика
2) выход однополярный клок ЦАП
3) выход дифференциальный клок АЦП
Перед созданием темы произвел поиск по форуму, но решая одну проблему возникает прежняя.

Сейчас схема такая:

Код

[Вход 24 МГц] -> [PLL из 24 в 48 МГц] -> [BUFG] -> (*) -> [такты внутриПЛИСной логики]
(*) -> [OBUF тактовый выход ЦАП]
(*) -> [OBUFDS дифф выход тактов АЦП]

Схема не разводится ни при наличии BUFG после PLL ни при его отсутствии, ни если убрать OBUF для тактов ЦАП а задействовать просто assign.
Что не правильно в этой схеме и как правильно делать?
Презентацию spartan-6-clocking-resources.pptx от Xilinx смотрел, просветления не произошло.

[ViKo]

В Риголах и Теквэях с Циклона идут 8 тактов, сдвинутых по фазе, на АЦП, и получается 1 ГВыб/с.

[AVR]

Если укажите модели ЦАП и АЦП, то можно прикинуть, но в общем случае идея очень плохая.

Прошу прощения, какая идея плохая? Выше мне подсказывают что генерировать и распределять такты внутри ПЛИС это вредно для джиттера (хотя не сильно ясно почему, у меня только предположения). Другое мнение что правильнее всё же внешне генерировать и распределять клоки вне ПЛИС (используя клок-буферы, да?).
ЦАП: AD8065ARZ
АЦП: ADS5542

В Риголах и Теквэях с Циклона идут 8 тактов, сдвинутых по фазе, на АЦП, и получается 1 ГВыб/с.

Кстати, не так ли работает SERDES? А то я в книжечке от Xilinx "Serial made simple" (как-то так) читал что именно так делают большую частоту в подобных блоках. В общем, мне понятен комментарий, в плане что выводить из ПЛИС так много тактовых сигналов это допустимо и это работает.

[Lmx2315]

http://www.ti.com/tool/jitter-snr-calc
тут можно скачать архивчик с екселевским листочком для расчёта требуемого джиттера клоков в зависимости от ожидаемого качества сигнала и его частоты.
А тут табличка есть с примерами:
https://ru.wikipedia.org/wiki/%D0%90%D0%BD%...%B5%D0%BB%D1%8C
Откуда следует что если у вас джитер клоков будет хуже чем 2 пс , то для измерений 10 МГц сигнала уже можно 16 битный АЦП не закладывать.

[AVR]

http://www.ti.com/tool/jitter-snr-calc
тут можно скачать архивчик с екселевским листочком для расчёта требуемого джиттера клоков в зависимости от ожидаемого качества сигнала и его частоты.
А тут табличка есть с примерами:
https://ru.wikipedia.org/wiki/%D0%90%D0%BD%...%B5%D0%BB%D1%8C
Откуда следует что если у вас джитер клоков будет хуже чем 2 пс , то для измерений 10 МГц сигнала уже можно 16 битный АЦП не закладывать.

Спасибо, это важная информация. Единицы пикосекунд мне кажутся жестким требованием, и похоже заложенный генератор хуже необходимого...
Интересует тогда такой вопрос: DCM_SP блок в ПЛИС Spartan 6 он лишь ухудшает джиттер?
Почему мне не стыдно задавать такие вопросы: в этой задаче я отвечаю за цифровую часть, аналоговой стороной занимается другой человек. Пожалуй, есть мысли как сделать следующую ревизию платы.

Я так понимаю, лучше всего напрямую подавать такты с генератора. Каждому устройству - свой генератор с наименьшим джиттером. Правда как тогда решить задачу, что разность фазы между разными генераторами должна быть постоянной величиной. Мне известно что они не обладают точной настройкой и вообще плывут со временем и от температуры. Поэтому казалось логичным что они будут заклоканы через ПЛИС от одного генератора.

Правильно ли я понимаю что наилучший вариант это сделать от одного генератора через "разветвитель клоков" (конкретных микросхем пока не знаю) - так будет постоянная разность фаз.