Парсер языка Verilog Опции

[Fitc]

Добрый день,
Кто-нибудь встречал парсер языка verilog (в частности verilog-netlist)?
Желательно open-source на Си/Си++

[Flood]

Достаточно редкая задача, написание такого парсера. Зачем он может быть нужен простому смертному, кроме создания обфускатора (деобфускатора) - мыслей нет.
Хотя еще конкретно по verilog/vhdl плохо обстоят дела с автоматическими форматировщиками исходных текстов (beautifier).

[Fitc]

Достаточно редкая задача, написание такого парсера. Зачем он может быть нужен простому смертному, кроме создания обфускатора (деобфускатора) - мыслей нет.
Хотя еще конкретно по verilog/vhdl плохо обстоят дела с автоматическими форматировщиками исходных текстов (beautifier).

Вы себе не представляете, сколько у меня мыслей как использовать данный парсер. Например, вынести какую-нибудь линию одного из внутренних иерархических элементов в порт модуля верхнего уровня для анализа сигналов данной линии с помощью осциллографа. Возможность автоматической модификации нетлиста открывает большие возможности.

Под осциллографом имелся ввиду скорее логический анализатор.
Есть еще следующие варианты использования:
- статический анализ;
- реверс-инжиниринг;
- портирование на другую аппаратную базу;
- генерация собственного встроенного логического анализатора;
- модификация кода для улучшения его характеристик;
- автогенерация кода по упрощенному описанию и т.д.

Сообщение отредактировал Fitc - Jan 8 2017, 13:12