Парсер языка Verilog Опции

[Fitc]

Добрый день,
Кто-нибудь встречал парсер языка verilog (в частности verilog-netlist)?
Желательно open-source на Си/Си++

[Shivers]

Спасибо за отзыв, очень любопытно!

По собственному опыту (я писал парсер для сильного видоизменения нетлиста на Verilog-Perl) советую потестить с разными версиями DC/RC/Genus. Даже в DC от релиза к релизу бывают изменения. К примеру, я сталкивался с тем, что в DC одной версии к каждому неиспользуемому порту подключается *LOGIC0*, а в другой версии заводится цепь с assign XXX=0; , а потом уже эта цепь заводится на все порты. В общем, бывают всякие чудеса, надо хорошенько все тестить.
На Verilog-Perl я проблем почти не имел, поскольку библиотека отлажена уже много лет. Но зато и код не защитить, не скомпилировать в бинарник. Т.е. я понимаю, почему Вы затеяли писать все с нуля.

Про Liberty - удивлен что используете. Зачем это Вам? А если уж решили все проверять, то и LEF грузите - бывает что нетлист выгружен с ключем physical, когда и цепи питания и аналог выписываются - их в Liberty может и не быть, зато в LEF присутствуют обязательно.

[Fitc]

Спасибо за отзыв, очень любопытно!

По собственному опыту (я писал парсер для сильного видоизменения нетлиста на Verilog-Perl) советую потестить с разными версиями DC/RC/Genus. Даже в DC от релиза к релизу бывают изменения. К примеру, я сталкивался с тем, что в DC одной версии к каждому неиспользуемому порту подключается *LOGIC0*, а в другой версии заводится цепь с assign XXX=0; , а потом уже эта цепь заводится на все порты. В общем, бывают всякие чудеса, надо хорошенько все тестить.
На Verilog-Perl я проблем почти не имел, поскольку библиотека отлажена уже много лет. Но зато и код не защитить, не скомпилировать в бинарник. Т.е. я понимаю, почему Вы затеяли писать все с нуля.

Про Liberty - удивлен что используете. Зачем это Вам? А если уж решили все проверять, то и LEF грузите - бывает что нетлист выгружен с ключем physical, когда и цепи питания и аналог выписываются - их в Liberty может и не быть, зато в LEF присутствуют обязательно.

Пока протестил с DC 2013 и 2016, проблем не обнаружил, но конечно тесты нужны получше. Как появится возможность, проверю с RC/Genus.
При необходимости расширения Verilog-Perl возможно могли возникнуть проблемы с их лицензией. Также это довольно сложный проект, который тащит за собой много функционала, который мне не нужен. Отсутствие опыта разработки парсеров также затрудняло понимание кода, сейчас стало гораздо проще.
Мне нужна лишь небольшая информация из Liberty файлов, а до уровня LEF я не доходил, так как такой задачи не было.

Мое личное мнение, что без SV для ПЛИС можно прожить. Ему самое место в вышеперечисленном софте моделирования, а то что ПЛИС будут поддерживать лишь Verilog то это не беда.

У нас многие RTL-щики на verilog плюются, разбаловались SV, но согласен, если была бы поддержка хотя бы verilog было бы уже хорошо.

..

Под необходимостью расширения Verilog-Perl я имел ввиду их ядро парсера, которое написано на C++ с применением flex и bison (судя по содержимому git-репозитория Verilog-Perl). Причем похоже, что flex и bison файлы полностью взяты из verilator-а.

Сообщение отредактировал Fitc - Jan 9 2017, 20:43