реклама на сайте
подробности

 
 
> kintex7+pci-e
exigo
сообщение Jan 19 2017, 08:39
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 41
Регистрация: 30-01-15
Пользователь №: 84 837



Добрый день. Есть отладочная плата с kintex7 (xc7k160t) Mercury_PE1 c Mercury_KX1. использую и ISE и Vivado
Требуется организовать передачу данных из плис в компьютер по pcie.
Для начала хочу, чтобы устройство хоть как-то обозначилось на компьютере, для этого конфигурирую ядро без изменений, сразу по умолчанию, и компилирую заголовочный xilinx_pcie_2_1_ep_7x.vhd
Но на компьютере тишина, в чипскоп завел тактовые и осцилографом смотрел на плате - нет входной частоты для pcie, и соответсвенно ничего не работает.
Подскажите пожалуйста, что делаю не так, что упустил?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
exigo
сообщение Jan 24 2017, 04:35
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 41
Регистрация: 30-01-15
Пользователь №: 84 837



Что-то пересмотрел несколько примеров ucf для разных плат, и где как.
Подключил sys_rst к светодиоду и user_rst. При перезагрузке sys_rst мигает, но user_rst постоянно в 1( не горит), а для успешной инициализации как понимаю должен в 0 выставится.
Ниже прилагаю поправленный ucf, добавил пин с разъема sys_rst.
Добавил пины тактирования и закомментировал буфер, пока от всяких махинаций результат один (как написал выше).

Код
NET "sys_rst_n" TIG;
NET "sys_rst_n" LOC = M20 | IOSTANDARD = LVCMOS33 | PULLUP | NODELAY;
#INST "refclk_ibuf" LOC = IBUFDS_GTE2_X0Y3;
# PCIe Lane 0
INST "pcie_7x_v1_11_i/gt_top_i/pipe_wrapper_i/pipe_lane[0].gt_wrapper_i/gtx_channel.gtxe2_channel_i" LOC = GTXE2_CHANNEL_X0Y7;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_block_i" LOC = PCIE_X0Y0;
#
# BlockRAM placement
#
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_rx/brams[3].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X5Y35;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_rx/brams[2].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y36;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_rx/brams[1].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y35;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_rx/brams[0].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y34;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_tx/brams[0].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y33;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_tx/brams[1].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y32;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_tx/brams[2].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y31;
INST "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_bram_top/pcie_brams_tx/brams[3].ram/use_tdp.ramb36/ramb_bl.ramb36_dp_bl.ram36_bl" LOC = RAMB36_X4Y30;
###############################################################################
# Timing Constraints
###############################################################################
NET "sys_clk" TNM_NET = "SYSCLK";
NET "ext_clk.pipe_clock_i/clk_125mhz" TNM_NET = "CLK_125";
NET "ext_clk.pipe_clock_i/clk_250mhz" TNM_NET = "CLK_250";
NET "ext_clk.pipe_clock_i/userclk1" TNM_NET = "CLK_USERCLK";
NET "ext_clk.pipe_clock_i/userclk2" TNM_NET = "CLK_USERCLK2";
TIMESPEC "TS_SYSCLK"  = PERIOD "SYSCLK" 100 MHz HIGH 50 %;
TIMESPEC "TS_CLK_125"  = PERIOD "CLK_125" TS_SYSCLK*1.25 HIGH 50 % PRIORITY 1;
#TIMESPEC "TS_CLK_250" = PERIOD "CLK_250" TS_SYSCLK*2.5 HIGH 50 % PRIORITY 2;
TIMESPEC "TS_CLK_USERCLK" = PERIOD "CLK_USERCLK" TS_SYSCLK/1.6 HIGH 50 %;
TIMESPEC "TS_CLK_USERCLK2" = PERIOD "CLK_USERCLK2" TS_SYSCLK/1.6 HIGH 50 %;

NET "sys_clk_n"                 LOC =  "D5" | IOSTANDARD = "LVDS"; #| DIFF_TERM = "FALSE";
NET "sys_clk_p"                 LOC =  "D6" | IOSTANDARD = "LVDS";# | DIFF_TERM = "FALSE";

INST "ext_clk.pipe_clock_i/mmcm_i"  LOC = MMCME2_ADV_X0Y2;
PIN "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_block_i.PLPHYLNKUPN" TIG;
PIN "pcie_7x_v1_11_i/pcie_top_i/pcie_7x_i/pcie_block_i.PLRECEIVEDHOTRST" TIG;
PIN "ext_clk.pipe_clock_i/mmcm_i.RST" TIG;
NET "pcie_7x_v1_11_i/gt_top_i/pipe_wrapper_i/user_resetdone*" TIG;
NET "ext_clk.pipe_clock_i/pclk_sel" TIG;
NET "pcie_7x_v1_11_i/gt_top_i/pipe_wrapper_i/pipe_lane[0].pipe_rate.pipe_rate_i/*" TNM_NET = FFS "MC_PIPE";
TIMESPEC "TS_PIPE_RATE" = FROM "MC_PIPE" TS_CLK_USERCLK*0.5;
#NET "pcie_7x_v1_11_i/gt_top_i/pipe_wrapper_i/pipe_reset.pipe_reset_i/cpllreset" TIG;

И еще подскажите, пожалуйста, программу для отслеживания pci-e устройства (win7 x64)

Сообщение отредактировал exigo - Jan 24 2017, 10:40
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- exigo   kintex7+pci-e   Jan 19 2017, 08:39
- - RobFPGA   Приветствую! Для начала нужно убедится что пр...   Jan 19 2017, 09:10
- - AVR   Цитата(exigo @ Jan 19 2017, 11:39) Но на ...   Jan 19 2017, 10:00
- - exigo   Мне думалось, что пример должен сразу отрабатывать...   Jan 19 2017, 10:24
|- - Lixlex   Цитата(exigo @ Jan 19 2017, 13:24) Мне ду...   Jan 19 2017, 11:37
||- - exigo   Цитата(Lixlex @ Jan 19 2017, 18:37) Нет, ...   Jan 20 2017, 02:50
||- - toshas   Цитата(exigo @ Jan 20 2017, 05:50) Но рез...   Jan 20 2017, 04:37
||- - exigo   Цитата(toshas @ Jan 20 2017, 11:37) В фай...   Jan 20 2017, 06:49
||- - Flood   Цитата(exigo @ Jan 20 2017, 09:49) значит...   Jan 20 2017, 09:27
||- - exigo   Цитата(Flood @ Jan 20 2017, 16:27) Ядро г...   Jan 20 2017, 09:40
||- - Flood   Цитата(exigo @ Jan 20 2017, 12:40) При ко...   Jan 20 2017, 09:50
|- - AVR   Цитата(exigo @ Jan 19 2017, 13:24) Мне ду...   Jan 19 2017, 12:18
- - Inanity   Дело не только в ref clk. Устройство должно быть г...   Jan 19 2017, 10:59
|- - RobFPGA   Приветствую! Цитата(Inanity @ Jan 19 201...   Jan 19 2017, 11:49
- - Flood   Выложите схемы обеих плат, без них нет никакого см...   Jan 24 2017, 20:12
|- - exigo   Цитата(Flood @ Jan 25 2017, 03:12) Выложи...   Jan 25 2017, 03:32
- - exigo   Что-то так и не пойму, если подключаем к sys_reset...   Jan 27 2017, 09:15
|- - Flood   Цитата(exigo @ Jan 27 2017, 12:15) Что-то...   Jan 29 2017, 19:04
- - exigo   Судя по этому, правильно X0Y7 Заметил, что должна ...   Jan 30 2017, 05:03
- - Flood   Если есть ощущение, что пинаут правильный (что не ...   Jan 30 2017, 16:06
- - exigo   На плате таковую осциллографом увидел, копаю дальш...   Feb 3 2017, 02:53
- - exigo   Устройство увиделось в системе. И тактовую и транс...   Feb 7 2017, 05:15
- - exigo   Здравствуйте, взялся за реализацию обмена по pcie....   Nov 22 2017, 11:05
|- - AVR   Цитата(exigo @ Nov 22 2017, 14:05) Хотело...   Nov 22 2017, 11:15
|- - exigo   Цитата(AVR @ Nov 22 2017, 18:15) Сам ПК у...   Nov 23 2017, 03:12
|- - AVR   Цитата(exigo @ Nov 23 2017, 06:12) Я похо...   Nov 23 2017, 07:36
|- - exigo   Цитата(AVR @ Nov 23 2017, 14:36) Для Wind...   Nov 24 2017, 10:41
|- - AVR   Цитата(exigo @ Nov 24 2017, 13:41) С выде...   Nov 24 2017, 11:10
- - AVR   Еще одна деталь, насчет "нормально адресовать...   Nov 25 2017, 12:03
- - exigo   Проверенными методами выделяю память, и передаю на...   Jan 9 2018, 09:32
- - exigo   Скажите, пожалуйста, кто знает, похоже на правду и...   Jan 15 2018, 04:31
|- - AVR   Цитата(exigo @ Jan 15 2018, 07:31) Скажит...   Jan 15 2018, 07:12
- - exigo   Да и светодиоды использую для проверки и chipscope...   Jan 15 2018, 08:26
|- - AVR   Цитата(exigo @ Jan 15 2018, 11:26) Да и с...   Jan 15 2018, 12:47
- - exigo   Снова приветствую, запись завелась, теперь новый з...   Mar 6 2018, 10:12
|- - AVR   Цитата(exigo @ Mar 6 2018, 13:12) Снова п...   Mar 6 2018, 12:00
- - exigo   Дада, вчера не успел на работе) Поставил вивадо и ...   Mar 7 2018, 03:54
|- - AVR   Цитата(exigo @ Mar 7 2018, 06:54) добавил...   Mar 7 2018, 09:39
- - exigo   Вернул на минимальную паузу в один такт между TLP,...   Mar 14 2018, 09:00
|- - XVR   Цитата(exigo @ Mar 14 2018, 12:00) И еще,...   Mar 14 2018, 10:15
|- - toshas   Цитата(exigo @ Mar 14 2018, 12:00) Вернул...   Mar 14 2018, 15:47
- - exigo   Всем привет, благополучно юзал pcie. Но тут мне об...   Aug 24 2018, 09:04
|- - AVR   Цитата(exigo @ Aug 24 2018, 12:04) Всем п...   Aug 24 2018, 11:11
- - exigo   В последних версиях еще отслеживаю кредиты (tx_buf...   Aug 27 2018, 03:38
- - exigo   В чипскоп завел проект, tx_buf заканчиваются и вст...   Sep 7 2018, 08:51
- - RobFPGA   Приветствую! Цитата(exigo @ Sep 7 2018, 1...   Sep 7 2018, 09:09


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 21st August 2025 - 00:14
Рейтинг@Mail.ru


Страница сгенерированна за 0.01433 секунд с 7
ELECTRONIX ©2004-2016