ПЛИС без внешней синхронизации Опции

[Arlleex]

Добрый вечер!

Я только прикоснулся к ПЛИС (Spartan 6) с программной точки зрения. Начинаю со схемотехнического метода - рисую схему - смотрю результат. Плата есть, т.е. проверять собираюсь на реальном железе. И для начала хотел проверить всякие простые штуки типа триггеров, счетчиков и т.д. Соответственно, рисую схему:



И в Plan Ahead-е назначил портам реальные ножки микросхемы.

Но можно ли так делать? Т.е. обычно ПЛИС тактируется от генератора, и от него вся логика пляшет. А я хочу тактировать триггер от своей внешней кнопочки (условно).

Однако при Implementation сразу посыпались ошибки, вот одна из них (всего три похожих):

ERROR:Place:1136 - This design contains a global buffer instance, <XLXI_2>,
driving the net, <XLXN_13_OBUF>, that is driving the following (first 30)
non-clock load pins.
< PIN: XLXN_13.O; >
This is not a recommended design practice in Spartan-6 due to limitations in
the global routing that may cause excessive delay, skew or unroutable
situations. It is recommended to only use a BUFG resource to drive clock
loads. If you wish to override this recommendation, you may use the
CLOCK_DEDICATED_ROUTE constraint (given below) in the .ucf file to demote
this message to a WARNING and allow your design to continue.
< PIN "XLXI_2.O" CLOCK_DEDICATED_ROUTE = FALSE; >

[likeasm]

1. Если хочется очень, то можно частоту взять из примитива STARTUP_SPARTAN6, частота будет кривая и нестабильная, но это лучше кнопки.
2. Обычные сигналы в схемном редакторе выводятся на ножки через специальные примитивы, например IBUF и OBUF, а не через BUFG. Для вашего примера между FD:D и XLXN_12 выкидываете BUFG и ставите на его место IBUF, между XLXN_11 и BUFG добавляете IBUF, между FD:Q и XLXN_13 выкидываете BUFG и ставите на его место OBUF.
3. Схематик в ISE штука довольно кривая, лучше начните изучать всякие штуки с Verilog.

[Arlleex]

likeasm, спасибо, да, я уже третий день с успехом реализую свои идеи и тесты, почитав где какие буферы ставят в апноуте Xilinx . Частоту взял от кварцевого генератора 50 МГц, предварительно поделив на много. В конце концов если очень хочется - можно реализовать антидребезг на RS триггере и использовать кнопочку для "пошаговой отладки".

Не знаю как насчет схемных багов, одно пока что напрягает - работать в схематике очень неудобно чисто с эстетической точки зрения (то названия не цепляются к проводам, то еще что-нибудь). А в целом - светофор вон работает . Дальше буду SPI Slave поднимать, опять же чисто ради спортивного интереса, никакие Verilog/VHDL не интересуют (пока что, в дальнейшем - изучение VHDL).

[iosifk]

Не знаю как насчет схемных багов, одно пока что напрягает - работать в схематике очень неудобно чисто с эстетической точки зрения (то названия не цепляются к проводам, то еще что-нибудь). А в целом - светофор вон работает . Дальше буду SPI Slave поднимать, опять же чисто ради спортивного интереса, никакие Verilog/VHDL не интересуют (пока что, в дальнейшем - изучение VHDL).

Вот это уже лучше. Рисовать картинки - это только увеличивать гемморой. Да и много есть вещей, которых в картинках делать сложно.
Изучать рекомендую Верилог. И моделсим...
И научитесь симулировать тестбенчи..
Потому как SPI Slave без автоматов - будет ерунда...