Тактовая AD9361, Согласование уровней CLK Опции

[Timur_AVASYS]

Доброго времени суток!


Разрабатываю систему связи на микросхеме AD9361.

Возникла проблема подключения внешнего тактового сигнала, который требует уровень 1.3 В p-p.

Для тактирования системы использую clock distribution, который выводит CLK 20 МГц CMOS 1.8 В. (clock distribution также тактирует ПЛИС(LVDS)).

Вот что написано в референс мануале на AD9361 (UG-570):

The level for the clock should be 1.3 V p-p maximum(lower
swings can be used but will limit performance). This signal can
be a clipped sine wave or a CMOS signal. The best performance
will be seen with the highest slew rate possible.
The XTALN (Pin M12) has an input resistance of ~ 10kΩ in
parallel with 10 pF.

Использовать отдельный тактовый генератор для AD9361 я не могу так, как хочется чтобы тактовая была одна для всей системы.

Найти clock distribution с нужным выходом не удалось.

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

Сообщение отредактировал Timur_AVASYS - Mar 7 2017, 12:56

[MegaVolt]

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

1. Выход плисины и низкий уровень джиттера могут быть несовместимыми понятиями.
2. С наскоку я не нашёл ответов. Но если судить по демоборде вход сделан 50 омным. И большие уровни сигнала там скорее всего быть не должны.
3. Я бы в этой ситуации пытал аналоговых девиц на их форуме требуя поддержки и ясности.
4. поделить на резистивном делителе 20МГц-овую опору для pll не вижу ничего криминального. точно так же как и ограничить её диодом.