Тактовая AD9361, Согласование уровней CLK Опции

[Timur_AVASYS]

Доброго времени суток!


Разрабатываю систему связи на микросхеме AD9361.

Возникла проблема подключения внешнего тактового сигнала, который требует уровень 1.3 В p-p.

Для тактирования системы использую clock distribution, который выводит CLK 20 МГц CMOS 1.8 В. (clock distribution также тактирует ПЛИС(LVDS)).

Вот что написано в референс мануале на AD9361 (UG-570):

The level for the clock should be 1.3 V p-p maximum(lower
swings can be used but will limit performance). This signal can
be a clipped sine wave or a CMOS signal. The best performance
will be seen with the highest slew rate possible.
The XTALN (Pin M12) has an input resistance of ~ 10kΩ in
parallel with 10 pF.

Использовать отдельный тактовый генератор для AD9361 я не могу так, как хочется чтобы тактовая была одна для всей системы.

Найти clock distribution с нужным выходом не удалось.

Какие варианты деления уровня тактового сигнала можно применить? Может резистивный делитель? Или делитель на конденсаторах? Или на диодах ограничитель сделать? Или есть микросхема, которая сможет преобразовать уровень сигнала до 1.3 В на 20 МГц с малым джиттером?

Сообщение отредактировал Timur_AVASYS - Mar 7 2017, 12:56

[TarelkaSemok]

Удивительно, как мало в даташите информации. Когда я их АЦП изучал, там всегда все с избытком, а тут для такой навороченной схемы с гулькин нос.

Спасибо за предложенные варианты!

А как насчёт решения со схемы отладочной платы AD-FMCOMMS5-EBZ (страницы 2, 3 - подключение к XTAL_N, страница 4 - буфер тактовой)?

Они подают тактовую 40 МГц 1.8 В CMOS через конденсатор (39 пФ). Видимо, делят с помощью этого кондёра и внутренней ёмкости ad9361 (10 пФ) (хотя как-то сомнительно). Еще там стоит емкость на 18 пФ на землю, но она помечена, как DNI.

Из юзер гайда:

If using an external clock, then connect the clock to the XTALN ball (M12) via an AC coupling capacitor. (TheXTALP ball is a no connect in this case.)
Ensure that the external clock peak-to-peak amplitude does not exceed 1.3 V.

При использовании просто последовательного 39пФ кондера амплитуда р-р будет чутьчуть выше 1.3В все-таки (~1.4В), при условии, что делиться будет на внутренние 10пФ. И то, я бы на это значение не надеялся. А вот поставить полноценный конденсаторный делитель, как в схеме платы - это уже можно. Тогда заведомо амплитуда будет известная.

Лет 10 назад видел странную схему клока на борде у максима:

Странно только то, что нарисовано справа налево. Так-то это слегка своевольное использование LVDS приемника в качестве компаратора. Приглядитесь к обозначениям: минус и плюс входы фиксируются на постоянку с возможностью подстройки. А клок через кондер дергает только плюс.