Конфигурирование ПЛИС микропроцессором., Проблемы с загрузкой. Опции

[Prusak]

Здравствуйте.
Пытаюсь произвести конфигурацию ПЛИСа на плате S3 Starter Kit. Процесс конфигурации производит микропроцессор путем дергания выводов GPIO. Режим загрузки Slave serial. Проблема одна и таже: ПЛИС не конфигурируется - сигнал Done не устанавливается в 1. Из флешки XCF Kit'а ПЛИС грузится прекрасно. Возможных неиспрвностей я вижу две:
1)Процессор грузит неверные данные.
Для проверки этой версии создал ядро ChipScope, подсоединил к выводу DIN ПЛИС, и вывода на который подал CCLK от процессора. Данные которые выдает процессор совпадают с содержимым bin файла загрузки, и устанавливаются грамотно - т.е сначала данные, потом фронт CCLK. Данные читаются из bin файла 32-х разрядными словами, грузятся - сначала младший бит, потом старший.
2)Неверны сами данные для конфигурации.
Данные для загрузки формировал в Impact'е, (установил галку в пункте создания bin файла). Для проверки второй версии подсоединил ядро ChipScop'a к выходу флешки XCF на плате и произвел чтение с помощь того же CCLK - данные НЕ совпадают с bin файлом (проверил только первые 70 бит).

Вот здесь у меня возникло 2 вопроса:
1)А как правильно сформировать данные для загрузки по serial mode?? Что-то не нашел вразумительной информации по этому поводу кроме XAPP502 (Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode).
2)В каком порядке грузить данные в ПЛИС в режиме Slave Serial??

[Prusak]

Слава Богу! Устройство заработало после того, как был изменен порядок загрузки битов - начиная со старшего, как мне все и советовали. Еще пришлось изменить порядок выставления данных на DIN - теперь сначала выставляются данные, потом происходит изменение CCLK от высокого уровня к низкому и снова к высокому, по другому почему-то не работает - ПЛИС через некоторое время выставляет 1 на выводе INIT_B, что свидетельствует о несовпадении контрольных сумм.
Но некоторые вопросы остались: известно, что вывод CCLK может быть переназначен на пользовательский, для этого насколько я понимаю необходимо подключить к проекту примитив Startup_Spartan3, подвести к его выводу CLK пользовательский а также поставить опцию UserCLK в BitGen. Вот только непонятно как ПЛИС узнает какой вывод для CCLK назначен, если данные для конфигурации еще не загружены?? А загружаются они по выводу CCLK??
Еще такой вопрос: для некоторых выводов (например CCLK, Done, Prog и др.) в опциях BitGenа можно задавать pullup резисторы, опять же, все эти настройки вступят в действие после загрузки конфигурации??