Цитата(Kuzmi4 @ Mar 20 2017, 11:02)

2 wert101
"в принципе" оно рабочее, надо только подпилить под свои хотелки. А что вас именно интересует?
Нужно изменить интерфейс в одном из проектов цифровой камеры на Ethernet.
Ранее, с реализацией Ethernet на ПЛИС я не сталкивался.
В результате изучения форума и поиска информации по данной теме остановился
на варианте, изложенном Алексеем Пашиновым в журнале КиТ №5/2015г.
http://kit-e.ru/articles/circuit/2015_05_100.phpТам описан вариант реализации Ethernet контроллера на ПЛИС на основе связки :
User layer (castom) + UDP/IP Stack (opencores) + TSE MAC (Xilinx core) + PHY (Marvell 88Е1111).
Под Альтеру я хочу использовать в качестве МАСа
10_100_1000 Mbps Ethernet MAC (opencores) или TSE от Альтеры (нужна лицензия, это "-").
Физ. уровень на тестовой плате - Marvell 88Е1512 в режиме RGMII.
Сначала был сделан тестовый проект в Ква генератора UDP-пакетов для "знакомства"
с 88Е1512. Плата и ПК соединены кроссоверным патч-кордом.
На ПК вижу прием UDP-пакетов Wireshark-ом.
На плате СигналТапом вижу пакеты (ARP) от ПК на выходе 88Е1512 и переходника RGMII/GMII.
Далее в проект добавлен 10_100_1000 Mbps Ethernet MAC с opencores.
По нему и вопросы :
В доке описано конфигурирование МАСа запуском скрипта #vish start.tcl и записью
конфигурации в файл "CPU.dat".
Это обязательно? Можно записать конфиг. регистры в проекте через
Host interface CSB, WRB, [15:0] CD_in, [15:0] CD_out, [7:0] CA ?
Судя по исходникам, модуль reg_int.v отвечает за инициализацию конф. регистров при сбросе?