Syn0psys BSD & SCAN Опции

[Nix_86]

День добрый!

Собираюсь имплементировать проект. Применяю тулы syn0psys. Возникла пара вопросов.

1. В какой очередности правильно выполнить DFT и BSD insertion?
- если DFT ==> BSD, то сгенерированная BSD-логика будет несканируемой, что неизбежно снизит тестовое покрытие;
- если BSD ==> DFT, то скан-цепи охватят всю логику, включая BSR + TAP, однако участие BSR ячеек в ATPG-тесте свалит его. Думаю в этом случае можно запретить логике BSR и(или) TAP участвовать в создании скан-цепей (dont_touch), но опять же ценой снижения тестового покрытия.
Интересуют общепринятые подходы. Syn0psys предлагает user guides на каждый тул по отдельности, но информации об очередности их применения и нюансах не нашёл.

2. Пады в дизайне собраны в отдельном модуле (не в TOP). Можно ли рассказать BSD Compiler о том, где они есть? Или же они обязательно должны быть в TOP?

Спасибо!

[Shivers]

+1 Пришлось снижать тестовое покрытие (dont_touch на Tap и BS), поскольку после сканов check_bsd уже не проходит.
Если кто знает лучший рецепт, мне тоже будет любопытно услышать.

2. можно. Они ведь через hookup цепляются. Тул сам пробьет иерархию к ним, добавив новые порты и провода
Еще можно принудительно указать иерархию, куда располагать Тар и BS

[Nix_86]

2. можно. Они ведь через hookup цепляются. Тул сам пробьет иерархию к ним, добавив новые порты и провода
Еще можно принудительно указать иерархию, куда располагать Тар и BS

Спасибо. В данном случае речь не только о JTAG-падах, но и об остальных функциональных.
Можно ли через hookup рассказать о них BSD compiler'у, чтобы он их нашёл и правильно соединил с BS-ячейками? Если да, то как?

В user guide на BSD Compiler в разделе Design Requirements есть пункт:

2. The top-level design must have I/O pad cells for all functional ports. The pad cells must
be linked to the core design pins. There must be a one-to-one correspondence to
top-level ports and core pins

В связи с этим и возник вопрос №2 из первого поста.